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    • 专利摘要:
    一種記憶體裝置包含位準移位器(其包含：第一輸入端；第二輸入端；第一輸出端，配置成輸出第一信號；及第二輸出端，配置成輸出該第一信號的反相信號)、第一緩衝器、第二緩衝器、第一節點、及第二節點。該第一緩衝器的輸出端與該位準移位器的第一輸入端被連接的第一節點係配置成保持第一資料。該第二緩衝器的輸出端與該位準移位器的第二輸入端被連接的第二節點係配置成保持第二資料。
    公开号:TW201314699A
    申请号:TW101117388
    申请日:2012-05-16
    公开日:2013-04-01
    发明作者:Tatsuji Nishijima
    申请人:Semiconductor Energy Lab；
    IPC主号:G11C11-00
    专利说明:
    記憶體裝置及包含該記憶體裝置的半導體裝置
    本發明關於非揮發性記憶體裝置及包括該記憶體裝置的半導體裝置。
    在半導體裝置中，將揮發性記憶體(諸如靜態隨機存取記憶體(SRAM))用於當需要高速操作時資料被儲存的記憶體部分。另一方面，當電源未供應的同時資料需要被保持時，非揮發性記憶體(諸如電子可抹除可程式化唯讀記憶體(EEPROM)或快閃記憶體)被使用。
    作為在電源未供應的同時確實保持資料之方法，有一種備份方法，其中能夠高速操作的揮發性記憶體(諸如SRAM)在電源被供應至該半導體裝置的同時被使用且緊接在供應電源被停止以前將資料寫入至低速操作的非揮發性記憶體。
    作為被非揮發化以便甚至在SRAM(其為揮發性記憶體)的電源供應被關閉時儲存資料的SRAM(也稱為非揮發性SRAM)，其中鐵電電容器被設置於記憶體晶胞中的非揮發性記憶體已經積極地被研究及研發(見專利文獻1)。 [參考文獻]
    [專利文獻1]日本公開專利申請案第2004-146048號
    該備份方法具有的問題在於，在很多揮發性記憶體保持資料的情況中，在供應電源被停止以前及在供應電源被恢復以後所消耗的電力增加，因為進行資料的備份花費很久的時間。
    另一方面，其中非揮發性記憶體元件(包括鐵電電容器或相似者)被設置於記憶體晶胞中的記憶體裝置具有諸如製造成本高與寫入速率低的問題。
    因此，本發明的一個實施例之目的為提供一種可在高速操作且消耗較少電力的記憶體裝置以及一種包括該記憶體裝置的半導體裝置。
    本發明的一個實施例包括：位準移位器(其包括第一輸入端；第二輸入端，輸入至該第一輸入端的輸入信號之反相信號被輸入至該第二輸入端；第一輸出端，從該第一輸出端輸出第一信號；及第二輸出端，從該第二輸出端輸出該第一信號的反相信號)、第一緩衝器(其包括第三輸入端，該第一信號被輸入至該第三輸入端；第四輸入端，該第一信號的反相信號被輸入至該第四輸入端；及第三輸出端)、及第二緩衝器(其包括第五輸入端，該第一信號的反相信號被輸入至該第五輸入端；第六輸入端，該第一信號被輸入至該第六輸入端；及第四輸出端)。從該第一緩衝器的第三輸出端所輸出的信號被輸入至該位準移位器的第一輸入端，且從該第二緩衝器的第四輸出端所輸出的信號被輸入至該位準移位器的第二輸入端。
    注意到的是，第一資料係保持於該第一緩衝器的第三輸出端與該位準移位器的第一輸入端被連接的第一節點中，且第二資料係保持於該第二緩衝器的第四輸出端與該位準移位器的第二輸入端被連接的第二節點中。在該第一緩衝器及該第二緩衝器各者中，在其各者中通道區被形成於氧化物半導體膜中的電晶體係串聯連接。
    本發明的一個實施例為一種記憶體元件，其包括：第一緩衝器，其包括串聯連接的第一電晶體及第二電晶體；第二緩衝器，其包括串聯連接的第三電晶體及第四電晶體；位準移位器，其包括串聯連接的第五電晶體與第六電晶體及串聯連接的第七電晶體與第八電晶體；第一節點，此處該第六電晶體的閘極被連接至該第三電晶體的源極與汲極的一者與該第四電晶體的源極與汲極的一者之連接部分；及第二節點，此處該第八電晶體的閘極被連接至該第一電晶體的源極與汲極的一者之連接部分且被連接至該第二電晶體的源極與汲極的一者之連接部分。在該記憶體元件中，該第一電晶體的閘極、該第四電晶體的閘極、該第七電晶體的閘極、及該第五電晶體的源極與汲極的一者與該第六電晶體的源極與汲極的一者之連接部分係連接至第一端；該第二電晶體的閘極、該第三電晶體的閘極、該第五電晶體的閘極、及該第七電晶體的源極與汲極的一者與該第八電晶體的源極與汲極的一者之連接部分及係連接至第二端；且資料係保持於該第一節點及該第二節點中。
    該第一至第四電晶體的各者為其中通道區被形成於氧化物半導體膜中的電晶體，該第五電晶體及該第七電晶體為p通道電晶體，且該第六電晶體及該第八電晶體為n通道電晶體。
    本發明的另一實施例為一種記憶體元件，其包括：第一緩衝器，其包括串聯連接的第一電晶體及第二電晶體；第二緩衝器，其包括串聯連接的第三電晶體及第四電晶體；及位準移位器，其包括串聯連接的第五電晶體、第六電晶體、與第七電晶體及串聯連接的第八電晶體、第九電晶體、與第十電晶體。在該記憶體元件中，該第一電晶體的閘極、該第四電晶體的閘極、該第八電晶體的閘極、及該第六電晶體的源極與汲極的一者與該第七電晶體的源極與汲極的一者之連接部分係連接至第一端；該第二電晶體的閘極、該第三電晶體的閘極、該第五電晶體的閘極、及該第九電晶體的源極與汲極的一者與該第十電晶體的源極與汲極的一者之連接部分係連接至第二端；且資料係保持於第一節點(此處該第六電晶體的閘極及該第七電晶體的閘極被連接至該第三電晶體的源極與汲極的一者與該第四電晶體的源極與汲極的一者之連接部分)以及第二節點(此處該第九電晶體的閘極及該第十電晶體的閘極被連接至該第一電晶體的源極與汲極的一者與該第二電晶體的源極與汲極的一者之連接部分)中。
    在以上記憶體元件中，資料係保持於該緩衝器的輸出端(該電晶體的源極與汲極的一者)與該位準移位器的輸入端(該電晶體的閘極)被連接的節點中。該緩衝器藉由使用包括氧化物半導體膜中的通道區且具有極小量漏電流的電晶體加以形成。因此，即使在電源供應電壓的供應被停止以後，可將該節點的電壓保持很久的時間。那就是，該記憶體元件為非揮發性記憶體元件。
    進一步而言，即使當該節點的電位由於供應電源的長期停止而變動時，該節點的電位輕易地被再新；因此，資料保持的故障可被降低。
    進一步而言，在供應電源被停止以後電源開始被供應的情況中，不需要將資料備份於該記憶體裝置中。因此，在供應電源開始以後的立即電源關閉及高速恢復資料在半導體裝置中是有可能的，且因此電力消耗可被降低。
    進一步而言，在包括複數個記憶體元件(其各者為以上的記憶體元件)的記憶體裝置中，可選擇性停止對資料未寫入至其/資料未從其讀取的記憶體元件供應電源。因此，半導體裝置的電力消耗可被降低。
    一種記憶體元件包括具有被形成於氧化物半導體膜中的通道區之電晶體、以及包括被設置於絕緣基板之上且以氧化物半導體膜連接至該電晶體的半導體基板或半導體膜之電晶體。具有被形成於氧化物半導體膜中的通道區之電晶體可被堆疊於具有被設置於絕緣基板之上的半導體基板或半導體膜之電晶體之上，且結果該半導體裝置的高積體性被達成。
    依據本發明的一個實施例，一種記憶體元件包括其中各包括被形成於氧化物半導體膜中的通道區之電晶體被串聯連接的位準移位器及緩衝器；因此，即使當電源未供應時可將資料保持於該記憶體元件中。因此，啟動時間可被縮短且電力消耗可被降低。進一步而言，在該記憶體元件中，該位準移位器藉由使用包括半導體基板或半導體膜(設至於絕緣基板之上)的電晶體加以形成，且在該位準移位器之上，該緩衝器藉由使用其中通道區被形成於氧化物半導體膜中的電晶體加以形成。換句話說，可將該位準移位器及該緩衝器堆疊，這致能高積體性。
    本發明的實施例將參照隨附圖式加以描述於下。然而，本發明不限於下列說明且熟習本技藝之人士輕易理解的是，模式及細節可多方面地被改變而沒有背離本發明的範圍與精神。因此，不應將本發明詮釋成受限於下列說明。
    注意到的是，「源極」及「汲極」的功能可能例如在不同極性的電晶體被採用的情況中或在電流流動的方向在電路操作中改變的情況中加以交換。因此，可將術語「源極」及「汲極」用來在此說明書中分別表示該汲極及該源極。
    注意到的是，在此說明書極相似者中，術語「電連接」包括組件經由「具有任何電功能的物件」加以連接的情況。沒有具體限制該具有任何電功能的物件，只要電信號可在經由該物件連接的組件之間加以傳送與接收。
    此外，即使當電路圖顯示獨立組件猶如它們互相電連接時，實際上有一個導電膜具有複數個組件的功能(諸如佈線的一部份也用作電極的情況)的情況。在此說明書中的「電連接」在其範疇中包括此種一個導電膜具有複數個組件的功能的情況。
    注意到的是，在圖式與相似者中所示之各個組件的位置、大小、範圍、或相似者在一些情況中為了容易理解而未精確表示。因此，所揭示的發明不必然限於該等圖式與相似者中所示的位置、大小、範圍、或相似者。
    諸如「第一」、「第二」、及「第三」的序數詞被使用以便避免組件間的混淆。 (實施例1)
    記憶體裝置中所含括之記憶體元件的一個實施例將參照第1圖、第2圖、及第3圖加以描述。
    第1圖為顯示此實施例中所描述之記憶體元件的方塊圖。
    在此實施例中所描述的記憶體元件M包括位準移位器L、緩衝器B1、及緩衝器B2。
    位準移位器L包括第一輸入端IN、第二輸入端INB、第一輸出端OUT、及第二輸出端OUTB。至第二輸入端INB，被輸入至第一輸入信號IN的信號之反相信號被輸入。從第一輸出端OUT，信號S1被輸出。從第二輸出端OUTB，反相信號S1B(其為從第一輸出端OUT所輸出之信號S1的反相信號)被輸出。
    緩衝器B2包括第一輸入端A2、第二輸入端A2B、及輸出端X2。至第二輸入端A2B，從位準移位器L的第一輸出端OUT所輸出的信號S1被輸入。至第一輸入端A2，反相信號S1B(其為從位準移位器L的第二輸出端OUTB所輸出之信號S1的反相信號)被輸入。從輸出端X2，信號S2被輸出，且信號S2被輸入至位準移位器L的第一輸入端INB。注意到信號S1及信號S2具有互相不同的邏輯值(例如，當信號S1的電位為High(或相當於「1」的電位)時，信號S2的電位為Low(或相當於「0」的電位))。
    緩衝器B1包括第一輸入端A1、第二輸入端A1B、及輸出端X1。至第二輸入端A1B，反相信號S1B(其為信號S1的反相信號且從位準移位器L的第二輸出端OUTB所輸出)被輸入。至第一輸入端A1，從位準移位器L的第一輸出端OUT所輸出的信號S1被輸入。從輸出端X1，反相信號S2B(其為信號S2的反相信號)被輸出，且反相信號S2B被輸入至位準移位器L的第二輸入端IN。注意到反相信號S1B及反相信號S2B也具有互相不同的邏輯值。注意到儘管未示出，將緩衝器B1的第一輸入端A1、緩衝器B2的第二輸入端A2B、及位準移位器L的第一輸出端OUT連接至第2圖中所示的第一端D。進一步而言，儘管未示出，將緩衝器B1的第二輸入端A1B、緩衝器B2的第一輸入端A2、及位準移位器L的第二輸出端OUTB連接至第2圖中所示的第二端DB。
    在緩衝器B1及緩衝器B2的各者中，具有極小量斷路狀態電流的n通道電晶體被串聯連接，且輸出端(X1及X2)被形成在一個該n通道電晶體的源極與汲極的一者與另一n通道電晶體的源極與汲極的一者之連接部分。具有小量斷路狀態電流的電晶體為其中通道區藉由使用具有寬能隙(例如，2 eV或更高，較佳2.5 eV或更高，更佳3 eV或更高)的半導體膜加以形成的電晶體。典型地，其中通道區藉由使用氧化物半導體膜、碳化矽、氮化鎵、或相似者加以形成的電晶體可作為一個實例。
    在此實施例所描述的記憶體元件M中，第一資料藉由依據資料調整在緩衝器B1的輸出端X1與位準移位器L的第二輸入端INB之連接部分(節點N1)的電位(或相當於該電位的電荷量)來加以保持。此外，第二資料(其為該第一資料的反相資料)藉由依據資料調整在緩衝器B2的輸出端X2與位準移位器L的第一輸入端IN之連接部分(節點N2)的電位(或相當於該電位的電荷量)來加以保持。例如，1位元資料可在其中預定電位被保持於節點N2中(相當於「1」)的狀態且其中電位未保持在節點N1(相當於「0」)的狀態時被儲存。
    在緩衝器B1及緩衝器B2的各者中，電晶體(其各者包括被形成於氧化物半導體膜中的通道區且具有極小斷路狀態電流)被串聯連接。進一步而言，緩衝器B1的輸出端X1及緩衝器B2的輸出端X2之各者為一個該n通道電晶體(具有極小量斷路狀態電流)的源極與汲極的一者與另一n通道電晶體的源極與汲極的一者之連接部分。在該等連接部分，位準移位器L的輸入端之電受到控制。因此，即使當電源未供應時，該第一資料及該第二資料可被保持，且結果記憶體元件M用作非揮發性記憶體元件。
    進一步而言，從位準移位器L所輸出的信號經由緩衝器B1及緩衝器B2輸入至位準移位器L；位準移位器L的輸出資料相應地被回饋。換句話說，記憶體元件M用作非揮發性鎖存器。即使在節點N1及節點N2所保持的電位由於供應電源的長期停止而變動時，節點N1及節點N2的電位可在電源供應時被再新，且因此該記憶體元件的資料之改變可被降低。
    其次，第1圖中所示之記憶體元件M的特定電路配置將參照第2圖及第3圖加以描述。
    第2圖為顯示記憶體元件100的一個模式之電路圖。記憶體元件100包括緩衝器B1(其中第一電晶體101及第二電晶體102被串聯連接)、緩衝器B2(其中第三電晶體103及第四電晶體104被串聯連接)、及位準移位器109。位準移位器109包括串聯連接的第五電晶體105與第六電晶體106及串聯連接的第七電晶體107與第八電晶體108。
    在緩衝器B1中，第一電晶體101的源極與汲極的一者及第二電晶體102的源極與汲極的一者被連接。此連接部分相當於緩衝器B1的輸出端X1。
    在緩衝器B2中，第三晶體103的源極與汲極的一者及第四電晶體104的源極與汲極的一者被連接。此連接部分相當於緩衝器B2的輸出端X2。
    在位準移位器109中，第五電晶體105的源極與汲極的一者及第六電晶體106的源極與汲極的一者被連接。此連接部分相當於位準移位器109的第二輸出端OUTB。
    在位準移位器109中，第七電晶體107的源極與汲極的一者及第八電晶體108的源極與汲極的一者被連接。此連接部分相當於位準移位器109的第一輸出端OUT。
    第一電晶體101、第三電晶體103、第五電晶體105、及第七電晶體107各者的源極與汲極的另一者被連接至用以供應高電源供應電位V dd的佈線。
    第二電晶體102、第四電晶體104、第六電晶體106、及第八電晶體108各者的源極與汲極的另一者被連接至用以供應低電源供應電位V ss的佈線。
    第二電晶體102的閘極、第三電晶體103的閘極、第五電晶體105的閘極、及第七電晶體107的源極與汲極的該一者與第八電晶體108的源極與汲極的該一者之連接部分被連接至第一端D。換句話說，緩衝器B1的第一輸入端A1、緩衝器B2的第二輸入端A2B、及該位準移位器的第一輸出端OUT被連接至第一端D。
    第一電晶體101的閘極、第四電晶體104的閘極、第七電晶體107的閘極、及第五電晶體105的源極與汲極的該一者與第六電晶體106的源極與汲極的該一者之連接部分被連接至第二端DB。換句話說，緩衝器B1的第二輸入端A1B、緩衝器B2的第一輸入端A2、及該位準移位器的第二輸出端OUTB被連接至第二端DB。
    輸入至第一端D/從第一端D所輸出的信號相當於第1圖中的信號S1。輸入至第二端DB/從第二端DB所輸出的信號相當於第1圖中的反相信號S1B。那就是，輸入至第二端DB的信號為被輸入至第一端D的信號之反相信號，且從第二端DB所輸出的信號為從第一端D所輸出的信號之反相信號。至第一端D及第二端DB，信號從外部裝置被同時輸入。進一步而言，信號從第一端D及第二端DB同時輸出至該外部裝置。
    第一電晶體101的源極與汲極的該一者與第二電晶體102的源極與汲極的該一者之連接部分被連接至第八電晶體108的閘極。因此，緩衝器B1的輸出端X1及該位準移位器的第二輸入端INB被連接。注意到該連接部分由節點N1加以表示。
    第三電晶體103的源極與汲極的該一者與第四電晶體104的源極與汲極的該一者之連接部分被連接至第六電晶體106的閘極。因此，緩衝器B2的輸出端X2及該位準移位器的第一輸入端IN被連接。注意到該連接部分由節點N2加以表示。
    第一電晶體101至第四電晶體104為具有小量斷路狀態電流的n通道電晶體。具有小量斷路狀態電流的電晶體為其中通道區藉由使用具有寬能隙(例如，2 eV或更高，較佳2.5 eV或更高，更佳3 eV或更高)的半導體膜加以形成的電晶體。典型地，其中通道區藉由使用氧化物半導體、碳化矽、氮化鎵、或相似者加以形成的電晶體可作為一個實例。
    作為具有小量斷路狀態電流的n通道電晶體之實例，其中通道區藉由使用氧化物半導體膜加以形成的電晶體在此處加以描述。注意到在第2圖及第3圖中，將「OS」寫在一些電晶體旁邊以便指出「OS」電晶體的通道區各藉由使用氧化物半導體膜加以形成。
    進一步而言，第五電晶體105及第七電晶體107為p通道電晶體。第六電晶體106及第八電晶體108為n通道電晶體。第五電晶體105至第八電晶體108各包括半導體基板(稍後描述)或被設置於絕緣基板之上的半導體膜。
    其次，該記憶體裝置中所含括之記憶體元件的另一模式參照第3圖加以描述。在此實施例所描述的記憶體元件110中，位準移位器中的一些電晶體形成反相器，這不同於第2圖中所示之記憶體元件100的位準移位器。
    第3圖為顯示記憶體元件110的一個模式之電路圖。記憶體元件110包括緩衝器B1(其中第一電晶體111及第二電晶體112被串聯連接)、緩衝器B2(其中第三電晶體113及第四電晶體114被串聯連接)、及位準移位器129。位準移位器129包括串聯連接的第五電晶體115、第六電晶體116、與第七電晶體117及串聯連接的第八電晶體118、第九電晶體119與第十電晶體120。
    在緩衝器B1中，第一電晶體111的源極與汲極的一者被連接至第二電晶體112的源極與汲極的一者。此連接部分相當於緩衝器B1的輸出端X1。
    在緩衝器B2中，第三電晶體113的源極與汲極的一者被連接至第四電晶體114的源極與汲極的一者。此連接部分相當於緩衝器B1的輸出端X2。
    在位準移位器129中，第六電晶體116的源極與汲極的一者被連接至第七電晶體117的源極與汲極的一者。此連接部分相當於位準移位器129的第二輸出端OUTB。進一步而言，第五電晶體115的源極與汲極的一者被連接至第六電晶體116的源極與汲極的另一者。
    在位準移位器129中，第九電晶體119的源極與汲極的一者被連接至第十電晶體120的源極與汲極的一者。此連接部分相當於位準移位器129的第一輸出端OUT。進一步而言，第八電晶體118的源極與汲極的一者被連接至第九電晶體119的源極與汲極的另一者。
    第一電晶體111、第三電晶體113、第五電晶體115、及第八電晶體118各者的源極與汲極的另一者被連接至用以供應高電源供應電位V dd的佈線。
    第二電晶體112、第四電晶體114、第七電晶體117、及第十電晶體120各者的源極與汲極的另一者被連接至用以供應低電源供應電位V ss的佈線。
    第二電晶體112的閘極、第三電晶體113的閘極、第五電晶體115的閘極、及第九電晶體119的源極與汲極的該一者與第十電晶體120的源極與汲極的該一者之連接部分被連接至第一端D。換句話說，緩衝器B1的第一輸入端A1、緩衝器B2的第二輸入端A2B、及該位準移位器的第一輸出端OUT被連接至第一端D。
    第一電晶體111的閘極、第四電晶體114的閘極、第八電晶體118的閘極、及第六電晶體116的源極與汲極的該一者與第七電晶體117的源極與汲極的該一者之連接部分被連接至第二端DB。換句話說，緩衝器B1的第二輸入端A1B、緩衝器B2的第一輸入端A2、及該位準移位器的第二輸出端OUTB被連接至第二端DB。
    進一步而言，第一電晶體111的源極與汲極的該一者與第二電晶體112的源極與汲極的該一者之連接部分被連接至第九電晶體119與第十電晶體120的閘極。因此，緩衝器B1的輸出端X1及該位準移位器的第二輸入端INB被互相連接。注意到此連接部分由節點N11加以表示。
    進一步而言，第三電晶體113的源極與汲極的該一者與第四電晶體114的源極與汲極的該一者之連接部分被連接至第六電晶體116與第七電晶體117的閘極。因此，緩衝器B2的輸出端X2及該位準移位器的第一輸入端IN被互相連接。注意到此連接部分由節點N12加以表示。
    第一電晶體111至第四電晶體114為具有小量斷路狀態電流的n通道電晶體。具有小量斷路狀態電流的n通道電晶體為其中通道區藉由使用具有寬能隙(例如，2 eV或更高，較佳2.5 eV或更高，更佳3 eV或更高)的半導體膜加以形成的電晶體。典型地，其中通道區藉由使用氧化物半導體膜、碳化矽、氮化鎵、或相似者加以形成的電晶體可作為一個實例。
    第五電晶體115、第六電晶體116、第八電晶體118、及第九電晶體119為p通道電晶體。第七電晶體117及第十電晶體120為n通道電晶體。藉由使用第六電晶體116及第七電晶體117，該反相器被形成。藉由使用第九電晶體119及第十電晶體120，該反相器被形成。第五電晶體115至第十電晶體120各為一種包括半導體基板(稍後描述)或被設置於絕緣基板之上的半導體膜之電晶體。
    在第2圖及第3圖所示之記憶體元件100及記憶體元件110的各者中，即使在該節點的電位由於供應電源的長期停止而減少時，該電位被該位準移位器增加且被輸出，使得該節點的資料可被讀出。進一步而言，將該資料回饋至該節點，藉此該節點的電位可被再新。
    進一步而言，第3圖所示之記憶體元件110的位準移位器129中，將該反相器設置於用以供應高電源供應電位V dd的佈線與用以供應低電源供應電位V ss的佈線之間；從用以供應高電源供應電位V dd的佈線至用以供應低電源供應電位V ss的佈線之通過電流(through current)可被降低，且因此相較於第2圖中的記憶體元件之情況可進一步降低電力消耗。
    此實施例中所描述之記憶體元件的再新操作被描述。舉例而言，第2圖中所示之記憶體元件100的再新操作參照第4圖至第10圖加以描述。
    第4圖為時序圖，其中實線指出在供應電源被停止以後所實施之再新操作中(電位Low(0 V)被施加至節點N1且電位V hold被施加至節點N2的狀態)的高電源供應電位V dd與第一端D、第二端DB、節點N1、及節點N2的電位。第5圖至第10圖為期間t1至t6中的記憶體元件之電路圖。在第5圖至第10圖中，將叉號標在處於斷路狀態的電晶體上。注意到電位V hold意指比高電源供應電位V dd(High)低了n通道電晶體的臨限電壓(V th_n)的電壓，這滿足關係Low<V th_n<V hold<High。 <斷電狀態(期間t1)>
    參照第4圖及第5圖，記憶體元件100的斷電狀態(期間t1)被描述。
    例如，儘管電位Low(0 V)被施加至節點N1且電位V hold被施加至節點N2，節點N2的電位由於供應電源的長期停止而被降低成介於Low與n通道電晶體的臨限電壓(V th_n)之中間電位。注意到由於該電源未供應，高電源供應電位V dd、低電源供應電位V ss、及第一端D與第二端DB的電位為Low。換句話說，第一電晶體101至第八電晶體108處於斷路狀態。 <電源供應(期間t2)>
    參照第4圖及第6圖，電源被供應至記憶體元件100的狀態(期間t2)被描述。
    當電源被供應至該記憶體裝置時，將電位High施加至用以供應高電源供應電位V dd的佈線(第一電晶體101、第三電晶體103、第五電晶體105、及第七電晶體107各者的源極與汲極的另一者被連接至該佈線)。
    注意到即使在電源被供應至該記憶體裝置以後，在電荷未累積於第一端D及第二端DB以前第一端D及第二端DB的電位維持在Low一些時間。結果，儘管第五電晶體105及第七電晶體107(其為p通道電晶體)被導通，第一電晶體101至第四電晶體104、第六電晶體106、及第八電晶體108(其為n通道電晶體)維持於斷路狀態。
    當第五電晶體105及第七電晶體107被導通時，電荷在節點N3(此處第五電晶體105的源極與汲極的該一者、第六電晶體106的源極與汲極的該一者、第七電晶體107的閘極、及第二端DB被連接)及節點N4(此處第七電晶體107的源極與汲極的該一者、第八電晶體108的源極與汲極的該一者、第五電晶體105的閘極、及第一端D被連接)中累積。因此，節點N3及節點N4的電位(那就是，第一端D及第二端DB的電位)增加。 <節點N1及節點N2中的電荷狀態(期間t3)>
    參照第4圖及及第7圖，電荷在節點N1及節點N2中累積的狀態(期間t3)被描述。
    由於節點N3及節點N4被分別連接至第二端DB及第一端D，節點N3及節點N4的電位(那就是，第一端D及第二端DB的電位)增加，且當該等電位變成等於或高於第一電晶體101至第四電晶體104各者的臨限電壓(V th_OS)時，第一電晶體101至第四電晶體104被導通。
    由於第一電晶體101及第三電晶體103各者的源極與汲極的另一者被連接至用以供應高電源供應電位V dd的佈線(電壓High被施加至該佈線)，電流流經第一電晶體101及第三電晶體103，電荷在節點N1及節點N2中累積，且節點N1及節點N2的電位增加。 <p通道電晶體的斷路狀態(期間t4)>
    參照第4圖及及第8圖，p通道電晶體的非傳導狀態(期間t4)被描述。
    在期間t3的期間，將第一端D及第二端DB的電位增加至High。結果，第五電晶體105及第七電晶體107(其為p通道電晶體)被關閉。進一步而言，由於第六電晶體106及第八電晶體108(其為n通道電晶體)處於斷路狀態，節點N3與第二端DB的電位以及節點N4與第一端DB的電位為High。 <第六電晶體的導通狀態及第一端D的電位之降低(期間t5)>
    參照第4圖及第9圖，第六電晶體(其為n通道電晶體)的傳導狀態及第一端D的電位之降低(期間t5)被描述。
    由於第一端D的電位及第二端DB的電位為High，第一電晶體101至第四電晶體104處於導通狀態，且因此電流流動。結果，節點N1及節點N2的電位增加。注意到在電源未供應的狀態中節點N2的電位高於節點N1的電位；在節點N1的電位被增加至高於或等於第六電晶體106(其為n通道電晶體)的臨限電壓(V th_n)之值以前，節點N2的電位被增加至該值。由於節點N2被連接至第六電晶體106的閘極，第六電晶體被導通。
    串聯連接至第六電晶體106的第五電晶體105處於斷路狀態；因此，節點N3(此處第五電晶體105、第六電晶體106、及第二端DB被連接)的電位減少。另一方面，節點N4(第一端D被連接至該節點)的電位不改變，因為第七電晶體107及第八電晶體108處於斷路狀態。 <第一電晶體與第四電晶體的斷路狀態及再新操作的完成(期間t6)>
    參照第4圖及第10圖，第一電晶體與第四電晶體的非傳導狀態、及再新操作的完成(期間t6)被描述。
    當第二端DB的電位被減少成低於第一電晶體101及第四電晶體104的臨限電壓(V th_OS)時，第一電晶體101及第四電晶體104(其各者具有被連接至第二端DB的閘極)被關閉。因此，節點N1的電位減少。進一步而言，節點N2的電位變成高於在期間t3至t5的期間之電位。
    此外，第七電晶體107(其閘極被連接至第二端DB)被導通。另一方面，第八電晶體108處於斷路狀態，因為節點N1的電位減少。因此，節點N4的電位被增加至High且接著變得穩定。
    進一步而言，第五電晶體105(其閘極被連接至具有電位High的第一端D)處於斷路狀態。另一方面，第六電晶體106處於導通狀態，因為節點N2的電位增加。因此，節點N3的電位被減少至Low且接著變得穩定。
    結果，節點N1具有0 V的電位(Low)及與第二端DB相同的邏輯值(Low)。進一步而言，節點N2具有V hold的電位及與第一端D相同的邏輯值(High)。
    在此實施例所描述的記憶體元件中，將資料保持於節點(此處其通道區被形成於氧化物半導體膜中的電晶體之源極與汲極的一者被連接至n通道電晶體或p通道電晶體的閘極)中。其通道區被形成於氧化物半導體膜中的電晶體具有極小量斷路狀態電流；因此，即使在供應該電源供應電壓被停止以後，可將該節點的電壓保持很久的時間。那就是，該記憶體元件用作非揮發性記憶體元件。
    電源被供應以後的再新操作輕易地被實施。因此，保持資料的故障可被降低且不需要備份操作。結果，啟動時間可被縮短。
    磁性穿隧接面元件(MTJ元件)已知為非揮發性記憶體元件。當設置於上方與下方(而絕緣膜設置於之間)之鐵磁膜的磁化方向為平行時，MTJ元件於低電阻狀態中儲存資料，且在旋轉方向為反平行時該MTJ元件於高電阻狀態中儲存資料。因此，MTJ元件與此實施例中的包括氧化物半導體之記憶體裝置的原理互相完全不同。表1顯示MTJ元件與依據此實施例的半導體裝置間的比較。
    MTJ元件的缺點在於，當溫度為居里溫度或更高時其鐵磁性質喪失，因為磁性材料被使用。此外，MTJ元件與矽雙極性裝置相容，因為電流驅動被採用；然而，該雙極性裝置不適合高積集度。此外，MTJ元件具有的問題在於，電力消耗由於記憶體容量增加而增加，雖然MTJ元件在資料寫入期間消耗極小量電流。
    原則上，MTJ元件對磁場的抗性低，使得在MTJ元件暴露於高電廠時磁化方向可能改變。進一步而言，必需控制由於被用於MTJ元件之磁性體的奈米縮放(nanoscaling)所造成的磁性變動。
    進一步而言，將稀土元素用於MTJ元件；因此，MTJ元件製程併入矽半導體製程(這避免金屬污染)應該給予高度關注。進一步而言，MTJ元件之每位元的材料成本可能很昂貴。
    另一方面，包括氧化物半導體的電晶體(其在此實施例中加以描述)具有類似於矽MOSFET的元件結構及操作原理，除了用以形成通道的半導體材料為金屬氧化物以外。進一步而言，包括氧化物半導體的電晶體不受磁場的影響，且不會造成軟性錯誤。這顯示該電晶體與矽積體電路高度相容。
    此實施例可用與任何其他實施例適當組合的方式加以實施。 (實施例2)
    在此實施例中，包括實施例1中所描述之記憶體元件的記憶體裝置將參照第11圖及第12圖加以描述。
    第11圖中所示的記憶體裝置包括記憶體晶胞陣列151、行解碼器152、列解碼器153、及介面電路(未顯示)。記憶體晶胞陣列151包括以矩陣方式配置的複數個記憶體晶胞155。記憶體晶胞155包括記憶體元件157以及其閘極被連接至字線的第一切換器159與第二切換器161。第一切換器159的源極與汲極的一者被連接至第一位元線BL1，且其源極與汲極的另一者被連接至記憶體元件157的第一端D。第二切換器161的源極與汲極的一者被連接至第二位元線BL2，且其源極與汲極的另一者被連接至記憶體元件157的第二端DB。注意到的是，至第二位元線BL2，輸入至第一位元線BL1的信號之反相信號被輸入。
    該介面電路從外部信號產生用以驅動行解碼器152及列解碼器153的信號且輸出從記憶體晶胞155所讀取的資料至外側。
    行解碼器152從該介面電路接收用以驅動記憶體晶胞155的信號且產生待被傳送至位元線BL1及BL2的信號(該等信號被用來指示對該記憶體晶胞寫入或讀取資料)。列解碼器153從該介面電路接收用以驅動記憶體晶胞155的信號且產生待被傳送至字線WL的信號(該信號被用來指示對該記憶體晶胞寫入或讀取資料)。藉由待從行解碼器152輸出至位元線BL1及BL2的信號以及待從列解碼器153輸出至字線WL的信號，在記憶體晶胞陣列151中實施存取的記憶體晶胞被唯一地決定。
    作為記憶體元件157，實施例1中所描述的記憶體元件M、100或110可加以適當地採用。
    與第11圖不同的記憶體裝置參照第12圖加以描述。
    第12圖中所示的記憶體裝置包括記憶體晶胞陣列181、行解碼器152、列解碼器153、及介面電路(未顯示)。記憶體晶胞陣列181包括以矩陣方式配置的複數個記憶體晶胞165。記憶體晶胞165包括記憶體元件167、其閘極被連接至第一字線WL1的第一切換器169與第二切換器171、以及其閘極被連接至第二字線WL2的第三切換器170與第四切換器172。
    第一切換器169的源極與汲極的一者被連接至第一位元線BL1，且其源極與汲極的另一者被連接至記憶體元件167的第一端D。第二切換器171的源極與汲極的一者被連接至第二位元線BL2，且其源極與汲極的另一者被連接至記憶體元件167的第二端DB。第三切換器170的源極與汲極的一者被連接至第三位元線BL3，且其源極與汲極的另一者被連接至記憶體元件167的第一端D。第四切換器172的源極與汲極的一者被連接至第四位元線BL4，且其源極與汲極的另一者被連接至記憶體元件167的第二端DB。注意到的是，輸入至第一位元線BL1的信號之反相信號被輸入至第二位元線BL2，且輸入至第四位元線BL4的信號之反相信號被輸入至第三位元線BL3。
    行解碼器152從該介面電路接收用以驅動記憶體晶胞165的信號且產生待被傳送至第一位元線BL1至第四位元線BL4之用以寫入或讀取的信號(該等信號被用來指示對該記憶體晶胞寫入或讀取資料)。列解碼器153從該介面電路接收用以驅動記憶體晶胞165的信號且產生待被傳送至第一字線WL1及第二字線WL2之用以寫入或讀取的信號(該等信號被用來指示對該記憶體晶胞寫入或讀取資料)。藉由待從行解碼器152輸出至第一位元線BL1至第四位元線BL4的信號以及待從列解碼器153輸出至第一字線WL1及第二字線WL2的信號，在記憶體晶胞陣列181中實施存取的記憶體晶胞被唯一地決定。
    第11圖及第12圖中所示的記憶體裝置具有類似於習知SRAM的結構，除了該記憶體元件以外。進一步而言，記憶體元件157及167為非揮發性記憶體元件；因此，此實施例中所描述的記憶體裝置為非揮發性SRAM。
    該記憶體裝置的寫入及讀取操作被描述。此處，將第11圖中所示的記憶體裝置用來作為典型實例。 <資料寫入>
    字線WL被設定至High，且第一切換器159及第二切換器161被導通。在此時，第一位元線BL1被設定至High，且第二位元線BL2被設定至Low。因此，High從第一切換器159輸入至記憶體元件157的第一端D。進一步而言，Low從第二切換器161輸入至記憶體元件157的第二端DB。結果，電荷可被保持於記憶體元件157的節點中，且資料可被寫入。例如，在第2圖的記憶體元件100的情況中，可將資料「0」寫入至節點N1且可將資料「1」寫入至節點N2。在第3圖的記憶體元件110的情況中，可將資料「0」寫入至節點N11且可將資料「1」寫入至節點N12。
    另一方面，當第一切換器159及第二切換器161藉由設定字線WL至High加以導通時，第一位元線BL1被設定至Low，且第二位元線BL2被設定至High。結果，在第2圖的記憶體元件100的情況中，可將資料「1」寫入至節點N1且可將資料「0」寫入至節點N2。在第3圖的記憶體元件110的情況中，可將資料「1」寫入至節點N11且可將資料「0」寫入至節點N12。 <資料保持>
    由於實施例1中所描述的記憶體元件為非揮發性記憶體元件，即使在該記憶體裝置的電源供應被關閉時可將資料保持於該節點中。 <資料讀取>
    在行解碼器152中所設置的預充電電路調整位元線BL1及BL2的電位以後，字線WL被設定至High，且第一切換器159及第二切換器161被導通。在此時，在第2圖的記憶體元件100的情況中，資料(其根據節點N1中的電荷)經由記憶體元件157的第一端D從第一位元線BL1讀出，且資料(其根據節點N2中的電荷)經由記憶體元件157的第二端DB從第二位元線BL2讀出。在第3圖的記憶體元件110的情況中，資料(其根據節點N11中的電荷)經由記憶體元件157的第一端D從第一位元線BL1讀出，且資料(其根據節點N12中的電荷)經由記憶體元件157的第二端DB從第二位元線BL2讀出。
    注意到第一位元線BL1及第二位元線BL2被連接至放大器電路，且資料從讀取電路輸出。
    由於實施例1中所描述的記憶體元件為非揮發性記憶體元件，可在該記憶體裝置中停止對資料未寫入至其/資料未從其讀取的記憶體晶胞供應電源。因此，相較於習知SRAM可將電力消耗進一步降低。
    在第12圖所示之記憶體裝置的各個記憶體晶胞中，連接至不同字線及不同位元線的二個切換器被設置於該記憶體元件的第一輸入端側上，且連接至不同字線及不同位元線的二個切換器被設置於該記憶體元件的第二輸入端側上。因此，該寫入資料被輸入至第一字線WL1、第一位元線BL1、及第二位元線BL2，且該讀取資料被輸入至第四字線WL4、第三位元線BL3、及第四位元線BL4，藉此寫入及讀取資料可藉由使用不同記憶體晶胞在同時實施。
    此實施例可用與任何其他實施例適當組合的方式加以實施。 (實施例3)
    在此實施例中，一種用以製造實施例2中所描述之記憶體裝置的方法將參照第2圖、第13A至13D圖、第14A至14C圖、第15A至15C圖、及第16A與16B圖加以描述。此處，一種用以製造第2圖的電路圖中所示之第一電晶體101(其包括被形成於氧化物半導體膜中的通道區)、第七電晶體107(其為p通道電晶體)、及第八電晶體108(其為n通道電晶體)的方法被描述。在第13A至13D圖、第14A至14C圖、第15A至15C圖、及第16A與16B圖中，沿著A至B的剖面圖相當於第一電晶體101、第七電晶體107、及第八電晶體108被形成的區之剖面，且沿著C至D的剖面圖相當於第一電晶體101的源極與汲極的一者被連接至第八電晶體108的閘極之區的剖面。
    如第13A圖中所示，將元件隔離區203形成於n型半導體基板201中，且接著將p井區205形成於n型半導體基板201的一部份中。
    用來作為n型半導體基板201的基板之實例包括具有n型導電性的單晶矽基板(矽晶圓)、及化合物半導體基板(例如，SiC基板、藍寶石基板、GaN基板、或相似者)。
    SOI(絕緣體上矽)基板可代替n型半導體基板201加以使用，且作為該SOI基板，下列基板可被提出：所謂的SIMOX(separation by implanted oxygen，植入氧加以分離)基板，其形成的方式為在氧離子被植入至鏡面拋光晶圓中以後，藉由高溫加熱且消除表面層中所產生的缺陷來將氧化物層形成在距表面的某一深度、或藉由使用稱為Smart-Cut法(其中半導體基板藉由利用微小孔洞(其由植入氫離子所形成)的生長以熱處理加以劈裂)的技術；ELTRAN(磊晶層轉移：Canon Inc.的註冊商標)法；或相似者所形成的SOI基板。進一步替代地，代替n型半導體基板201，半導體層(具有結晶性)被形成於絕緣基板之上的基板可被使用。
    元件隔離區203藉由已知的矽局部氧化(LOCOS)法或淺溝渠隔離(STI)法、或相似者加以形成。
    至p井區205，賦予p型導電性的雜質元素(諸如硼)以約5×1015cm-3至1×1016cm-3的濃度添加。藉由使用被形成於半導體基板201的一部份之上的遮罩，賦予p型導電性的雜質元素被添加至半導體基板201的另一部份，使得p井區205被形成。
    注意到儘管n型半導體基板在此處被使用，p型半導體基板可被使用，且賦予n型導電性的雜質元素(諸如磷或砷)可被添加至p型半導體基板已形成n井區。
    其次，如第13B圖中所示，將閘極絕緣膜207與208以及閘極電極209與210形成於半導體基板201之上。
    半導體基板201的表面藉由實施熱處理加以氧化，使得氧化矽膜被形成。替代地，氧化矽膜藉由熱氧化法加以形成，且該氧化矽膜的表面藉由氮化處理加以氮化，使得該氧化矽膜與包括氧及氮的膜(氮氧化矽膜)之堆疊結構被形成。其次，該氧化矽膜的一部份或該氧化矽膜與該氮氧化矽膜的堆疊結構被選擇性蝕刻，使得閘極絕緣膜207及208被形成。替代地，包括金屬氧化物(諸如氧化鉭、氧化鉿、矽酸鉿氧化物、氧化鋯、氧化鋁、或氧化鈦或稀土氧化物(諸如鑭氧化物)、或相似者)的氧化矽、氮氧化矽、或高介電常數物質(也稱為高k材料)藉由CVD法、濺鍍法、或相似者加以沈積成具有5至50 nm的厚度，且接著該氧化物選擇性地被部份蝕刻，使得閘極絕緣膜207及208被形成。
    閘極電極209及210較佳藉由使用選自諸如鉭、鎢、鈦、鉬、鉻、及鈮的金屬之材料、或包括該等金屬的任一者作為其主成分的合金材料或複合材料加以形成。進一步而言，添加諸如磷的雜質元素之多晶矽可被使用。替代地，閘極電極209及210被形成為金屬氮化物膜與以上金屬膜的堆疊結構。作為該金屬氮化物，氮化鎢、氮化鉬、或氮化鈦可被使用。當該金屬氮化物膜被設置時，該金屬氮化物膜上所形成之金屬膜的黏著力可被增加；於是，分離可被防止。
    閘極電極209及210藉由以濺鍍法、CVD法、或相似者沈積導電膜且選擇性蝕刻該導電膜的一部份來加以形成。
    此處，熱處理被實施且半導體基板201的表面被氧化，使得氧化矽膜被形成，且導電膜(其中氮化鉭膜及鎢膜被堆疊)藉由濺鍍法形成於該氧化矽膜之上。接著，該氧化矽膜的一部份及該導電膜的一部份被選擇性蝕刻，使得閘極絕緣膜207與208以及閘極電極209與210被形成。
    其次，如第13C圖中所示，賦予p型導電性的雜質元素被添加至半導體基板201，使得p型雜質區213a及213b被形成。進一步而言，賦予n型導電性的雜質元素被添加至p井區205，使得n型雜質區211a及211b被形成。在p型雜質區213a及213b中賦予p型導電性的雜質元素之濃度及在n型雜質區211a及211b中賦予n型導電性的雜質元素之濃度各者高於或等於1×1019/cm3且低於或等於1×1021/cm3。賦予p型導電性的雜質元素及賦予n型導電性的雜質元素藉由離子摻雜法、離子植入法、或相似者分別添加至p井區205及半導體基板201。
    其次，如第13D圖中所示，藉由濺鍍法、CVD法、或相似者將絕緣膜215及217形成於半導體基板201、元件隔離區203、閘極絕緣膜207與208、及閘極電極209與210之上。
    可藉由使用氧化矽、氮氧化矽、氮化矽氧化物(silicon nitride oxide)、氮化矽、氧化鋁、氮氧化鋁、氮化鋁氧化物、氮化鋁等的一或更多者將絕緣膜215及217各形成為具有單層或堆疊層。當絕緣膜215由CVD法所形成時，絕緣膜215中的氫含量增加。因此，該半導體基板藉由熱處理加以氫化，且懸空鍵由氫終結，使得缺陷可被降低。
    注意到當絕緣膜217藉由使用諸如硼磷矽玻璃(BPSG)的無機材料或諸如聚醯亞胺或丙烯酸的有機材料加以形成時，絕緣膜217的平面性可能很高。
    在絕緣膜215或絕緣膜217被形成以後，熱處理被實施以活化被添加至雜質區211a、211b、213a、及213b的雜質元素。
    經由以上步驟，第2圖中所示的第一電晶體107(其為p通道電晶體)及第八電晶體108(其為n通道電晶體)可被製造。
    其次，絕緣膜215及217的一部份被選擇性蝕刻，使得開口部分被形成。其次，將接觸插塞219a至219d形成於該等開口部分中。典型地，接觸插塞219a至219d以下列方式加以形成：導電膜藉由濺鍍法、CVD法、電鍍法、或相似者加以形成；及藉由化學機械拋光(CMP)法對該導電膜實施平面化處理以移除該導電膜的表面之不必要部分。
    針對形成待成為接觸插塞219a至219d的導電膜，矽化鎢藉由CVD法使用WF6氣體及SiH4氣體加以形成，且該等開口部分以該導電膜加以充填。
    其次，藉由濺鍍法、CVD法、電鍍法、或相似者將絕緣膜形成於絕緣膜217及接觸插塞219a至219d之上，且接著該絕緣膜的一部份被選擇性蝕刻，使得各具有溝槽部分的絕緣膜221a至221e被形成。其次，導電膜藉由濺鍍法、CVD法、或相似者加以形成，且接著平面化處理藉由CMP法或相似者加以實施以移除該導電膜的表面之不必要部分，使得佈線223a至223c被形成(見第14A圖)。
    絕緣膜221a至221e可藉由使用類似於絕緣膜215的材料來加以形成。
    藉由使用諸如鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭、及鎢的金屬之任一者以及含有這些金屬的任一者作為主成分的合金將佈線223a至223c形成為具有單層結構或堆疊層結構。例如，含有矽的鋁膜之單層結構、其中鈦膜被堆疊於鋁膜之上的二層結構、其中鈦膜被堆疊於鎢膜之上的二層結構、其中銅膜被堆疊於銅鎂鋁合金膜之上的二層結構、及其中鈦膜、鋁膜、及鈦膜以此順序被堆疊的三層結構可作為例子。注意到含有氧化銦、氧化錫、或氧化鋅的透明導電材料可被使用。
    藉由使用平面化的絕緣膜221a至221e以及佈線221a至223c，包括稍後形成之氧化物半導體膜的電晶體之電特性變化可被降低。此外，包括氧化物半導體膜的電晶體可用高產率加以形成。
    其次，較佳的是，絕緣膜221a至221e及佈線223a至223c中所含括的氫、水、及相似者藉由熱處理或電漿處理加以移除。結果，可防止氫、水、及相似者藉由稍後實施的熱處理擴散至絕緣膜與氧化物半導體膜(彼等稍後被形成)中。該熱處理在高於或等於100℃且低於該基板的應變點之溫度下於惰性氛圍、減壓氛圍、或乾空氣氛圍中加以實施。進一步而言，針對該電漿處理，稀有氣體、氧氣、氮氣、或氧化氮(例如，一氧化二氮、一氧化氮、或二氧化氮)被使用。
    其次，藉由濺鍍法、CVD法、或相似者將絕緣膜225形成於絕緣膜221a至221e及佈線223a至223c之上。藉由使用氧化矽、氮氧化矽、氮化矽氧化物、氧化鎵、氧化鉿、氧化釔、氧化鋁、或氮氧化鋁的任一者將絕緣膜225形成為具有單層或堆疊層。進一步而言，絕緣膜225較佳藉由使用氧化物絕緣膜(藉由加熱從該氧化物絕緣膜釋出一部份氧)加以形成。藉由加熱從其釋出一部份氧的氧化物絕緣膜較佳為含有氧的比例超過化學計量比例的氧化物絕緣膜。藉由加熱從其釋出一部份氧的氧化物絕緣膜可藉由加熱將氧擴散至該氧化物半導體膜中，因為藉由加熱將氧從該氧化物絕緣膜釋出。
    其次，藉由濺鍍法、塗佈法、印刷法、脈衝式雷射沈積法、或相似者將氧化物半導體膜227形成於絕緣膜225之上(見第14B圖)。此處，作為氧化物半導體膜227，氧化物半導體膜藉由濺鍍法加以形成為具有大於或等於1 nm且小於或等於50 nm的厚度，較佳大於或等於3 nm且小於或等於30 nm。當氧化物半導體膜227具有在以上範圍中的厚度時，電晶體的短通道效應可被抑制。
    氧化物半導體膜227較佳含有至少銦(In)或鋅(Zn)。尤其，較佳含有In及Zn。作為用以降低電晶體(使用該氧化物半導體)之電特性變化的穩定劑，較佳額外含有鎵(Ga)。較佳含有錫(Sn)作為穩定劑。較佳含有鉿(Hf)作為穩定劑。較佳含有鋁(Al)作為穩定劑。
    作為另一穩定劑，可含有一或複數種類的鑭系元素，諸如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)。
    作為該氧化物半導體，例如，諸如氧化銦、氧化錫、或氧化鋅的單成分金屬氧化物；諸如In-Zn基金屬氧化物、Sn-Zn基金屬氧化物、Al-Zn基金屬氧化物、Zn-Mg基金屬氧化物、Sn-Mg基金屬氧化物、In-Mg基金屬氧化物、或In-Ga基金屬氧化物的二成分金屬氧化物；諸如In-Ga-Zn基金屬氧化物(也稱為IGZO)、In-Al-Zn基金屬氧化物、In-Sn-Zn基金屬氧化物、Sn-Ga-Zn基金屬氧化物、Al-Ga-Zn基金屬氧化物、Sn-Al-Zn基金屬氧化物、In-Hf-Zn基金屬氧化物、In-La-Zn基金屬氧化物、In-Ce-Zn基金屬氧化物、In-Pr-Zn基金屬氧化物、In-Nd-Zn基金屬氧化物、In-Sm-Zn基金屬氧化物、In-Eu-Zn基金屬氧化物、In-Gd-Zn基金屬氧化物、In-Tb-Zn基金屬氧化物、In-Dy-Zn基金屬氧化物、In-Ho-Zn基金屬氧化物、In-Er-Zn基金屬氧化物、In-Tm-Zn基金屬氧化物、In-Yb-Zn基金屬氧化物、或In-Lu-Zn基金屬氧化物的三成分金屬氧化物；或諸如In-Sn-Ga-Zn基金屬氧化物、In-Hf-Ga-Zn基金屬氧化物、In-Al-Ga-Zn基金屬氧化物、In-Sn-Al-Zn基金屬氧化物、In-Sn-Hf-Zn基金屬氧化物、或In-Hf-Al-Zn基金屬氧化物的四成分金屬氧化物可被使用。
    針對以上列出的金屬氧化物，In-Ga-Zn基金屬氧化物例如為其主成分為In、Ga、及Zn的氧化物且對In：Ga：Zn的比例沒有特定限制。進一步而言，In-Ga-Zn基金屬氧化物可含有In、Ga、及Zn以外的金屬元素。
    替代地，以InMO3(ZnO) m (m>0被滿足，且m不是整數)所表示的材料可被用來作為氧化物半導體。注意到M表示選自Ga、Fe、Mn、及Co的一或更多個金屬元素。替代地，作為氧化物半導體，以化學式In2SnO5(ZnO) n (n>0，且n為自然數)所表示的材料可被使用。
    例如，具有In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)之原子比的In-Ga-Zn基金屬氧化物、或具有靠近以上原子比之原子比的氧化物可被使用。替代地，具有In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)之原子比的In-Sn-Zn基金屬氧化物、或具有靠近以上原子比之原子比的氧化物可被使用。
    然而，組成不限於以上所描述者，且具有適當組成的材料可視必要的半導體特性(例如，場效遷移率、臨限電壓、及變化)來加以使用。為了獲得所需的半導體特性，較佳的是，載子密度、雜質濃度、缺陷密度、金屬元素與氧間的原子比、原子間距離、密度、及相似者被設定至適當值。
    例如，高電場遷移率可在In-Sn-Zn基金屬氧化物被使用的情況中相對輕易地獲得。然而，場效遷移率也可在In-Sn-Zn基金屬氧化物被使用的情況中藉由降低本體中的缺陷密度而增加。
    注意到的是，具有原子比In：Ga：Zn=a：b：c(a+b+c=1)的氧化物組成物處於具有原子比In：Ga：Zn=A：B：C(A+B+C=1)的氧化物組成物附近的情況係意指a、b、及c滿足下列關係：(a-A)2+(b-B)2+(c-C)2 r 2，且r可為例如0.05。同樣應用至其他氧化物。
    該氧化物半導體可為單晶或者非單晶。在後者情況中，該氧化物半導體可為非晶或者多晶。進一步而言，該氧化物半導體可具有非晶結構(包括具有結晶性的部分)或者反非晶(non-amorphous)結構。
    在處於非晶態的氧化物半導體中，平面表面可相對輕易地獲得，使得當電晶體藉由使用該氧化物半導體加以製造時，介面散射可被降低，且相對高的場效遷移率可相對輕易地獲得。
    在具有結晶性的氧化物半導體中，本體中的缺陷可進一步降低且當該氧化物半導體的表面平坦度被改善時，比處於非晶態的氧化物半導體更高之場效遷移率可被獲得。為了改善表面平坦度，較佳將該氧化物半導體形成於平坦表面之上。具體而言，將該氧化物半導體形成於具有小於或等於1 nm、較佳小於或等於0.3 nm、更佳小於或等於0.1 nm平均表面粗糙度(R a )的表面之上。
    注意到R a 藉由對JIS B 0601所定義的中心線平均粗糙度進行三維展開所獲得以被應用至平面。R a 可被表示成「從參考表面至特定表面的偏差之絕對值的平均值」且由下列方程式所定義。
    在以上方程式中，S 0表示待量測平面(由座標(x 1,y 1)、(x 1,y 2)、(x 2,y 1)、及(x 2,y 2)表示的四個點所定義的矩形區)的面積，且Z 0表示待量測平面的平均高度。R a 可藉由使用原子力顯微鏡(AFM)加以量測。
    注意到可形成該氧化物半導體膜227的金屬氧化物之能隙為2 eV或更高，較佳2.5 eV或更高，更佳3 eV或更高。以此方式，電晶體的斷路狀態電流可藉由使用具有寬能隙的氧化物半導體來加以降低。
    氧化物半導體膜227中的鹼金屬或鹼土金屬之濃度較佳低於或等於1×1018 atoms/cm3，更佳低於或等於2×1016 atoms/cm3。當鹼金屬或鹼土金屬鍵結至氧化物半導體時，載子在一些情況中產生，這造成電晶體的斷路狀態電流增加。
    氧化物半導體膜227可含有濃度低於或等於5×1018 atoms/cm3的氮。
    氧化物半導體膜227可具有非晶結構。
    作為氧化物半導體膜227，包括結晶化部份之c軸對準的結晶氧化物半導體(CAAC-OS)膜可被使用。
    CAAC-OS為一種包括具有c軸對準的結晶之氧化物半導體，該結晶具有三角形或六角形原子配置(當從a-b平面、表面、或介面的方向觀看時)且其中金屬原子以分層方式加以配置、或金屬原子與氧原子以分層方式沿著c軸加以配置，且a軸或b軸的方向在a-b平面(或該表面或該介面)中變化，那就是，其繞著c軸旋轉。
    廣義而言，CAAC-OS意指一種包括晶相的非單晶材料，該晶相具有三角形、六角形、正三角形、或正六角形原子配置(當從與a-b平面垂直的方向觀看時)且其中金屬原子以分層方式加以配置、或金屬原子與氧原子以分層方式加以配置(當從與c軸垂直的方向觀看時)。
    CAAC-OS不是單晶氧化物，但這非意指該CAAC-OS由僅僅非晶成分所構成。儘管CAAC-OS包括結晶化部分(結晶部分)，一個結晶部分與另一結晶部分間的界限在一些情況中不明顯。
    氮可取代CAAC-OS中所含括之氧的一部份。CAAC-OS中所含括之個別結晶部分的c軸可在一個方向(例如，垂直於CAAC-OS被形成於其上的基板之表面、CAAC-OS之表面、CAAC-OS膜之表面、CAAC-OS之介面、或相似者的方向)中對準。替代地，CAAC-OS中所含括的個別結晶部分之a-b平面的法線可在一個方向(例如，垂直於該CAAC-OS之基板表面或表面、膜表面、介面、或相似者的方向)中對準。
    CAAC-OS視其組成或相似者而變成導體、半導體、或絕緣體。CAAC-OS視其組成或相似者而使可見光透射或無法透射。
    CAAC-OS的結晶結構之實例將參照第17A至17E圖、第18A至18C圖、及第19A至19C圖加以詳細描述。在第17A至17E圖、第18A至18C圖、及第19A至19C圖中，垂直方向相當於c軸方向且與該c軸方向垂直的平面相當於a-b平面，除非另有所指。當詞句「上半部」及「下半部」簡單地被使用時，它們意指a-b平面之上的上半部及該a-b平面之下的下半部(相對於該a-b平面的上半部及下半部)。此外，在第17A至17E圖中，由圓圈所圍繞的O表示四配位O且由雙圓圈所圍繞的表示三配位O。
    第17A圖示出一種包括一個六配位In原子及鄰近該In原子的六個四配位O原子(之後稱為四配位O)之結構。此處，一種包括一個金屬原子及鄰近該金屬原子的氧原子之結構被稱為小群組。第17A圖中的結構為八面體結構，但為了簡單被示出成平面結構。注意到三個四配位O原子存在於第17A圖的上半部及下半部各者中。在第17A圖所示的小群組中，電荷為0。
    第17B圖示出一種包括一個五配位Ga原子、鄰近該Ga原子的三個三配位O原子(之後稱為三配位O)、及鄰近該Ga原子的二個四配位O原子之結構。所有三配位O原子存在於a-b平面上。一個四配位O原子存在於第17B圖的上半部及下半部各者中。In原子也可具有第17B圖中所示的結構，因為In原子可具有五個配位基。在第17B圖所示的小群組中，電荷為0。
    第17C圖示出一種包括一個四配位Zn原子及鄰近該Zn原子的四個四配位O原子。在第17C圖中，一個四配位O原子存在於上半部中且三個四配位O原子存在於下半部中。替代地，在第17C圖中三個四配位O原子可存在於上半部中且一個四配位O原子可存在於下半部中。在第17C圖所示的小群組中，電荷為0。
    第17D圖示出一種包括一個六配位Sn原子及鄰近該Sn原子的六個四配位O原子。在第17D圖中，三個四配位O原子存在於上半部及下半部的各者中。在第17D圖所示的小群組中，電荷為+1。
    第17E圖示出一種包括二個Zn原子的小群組。在第17E圖中，一個四配位O原子存在於上半部及下半部的各者中。在第17E圖所示的小群組中，電荷為-1。
    此處，複數個小群組形成中群組，且複數個中群組形成大群組(也稱為單位晶胞)。
    現在，小群組間的鍵結之規則將加以描述。第17A圖中相對於六配位In原子的上半部中的三個O原子在向下方向中各具有三個鄰近In原子，且下半部中的三個O原子在向上方向中各具有三個鄰近In原子。第17B圖中相對於六配位Ga原子的上半部中的一個O原子在向下方向中具有一個鄰近Ga原子，且下半部中的一個O原子在向上方向中具有一個鄰近Ga原子。第17C圖中相對於四配位Zn原子的上半部中的一個O原子在向下方向中具有一個鄰近Zn原子，且下半部中的三個O原子在向上方向中各具有三個鄰近Zn原子。以此方式，金屬原子之上的四配位O原子數量等於四配位O原子之下的鄰近金屬原子數量。類似地，金屬原子之下的四配位O原子數量等於四配位O原子各者之上的鄰近金屬原子數量。由於四配位O原子的配位數為4，鄰近O原子且在該O原子之下的金屬原子數量與鄰近該O原子且在該O原子之上的金屬原子數量之總和為4。因此，當金屬原子之上的四配位O原子數量與另一金屬原子之下的四配位O原子數量之總和為4時，包括該等金屬原子之二種類的小群組可被鍵結。例如，在六配位金屬(In或Sn)原子經由下半部中的三個四配位O原子加以鍵結的情況中，其被鍵結至五配位金屬(Ga或In)原子或四配位金屬(Zn)原子。
    其配位數為4、5、或6的金屬原子經由c軸方向中的四配位O原子鍵結至另一金屬原子。除了以上之外，中群組可用藉由結合複數個小群組的不同方式來加以形成，使得分層結構的總電荷為0。
    第18A圖示出一種In-Sn-Zn-O基材料的分層結構中所含括之中群組的模型。第18B圖示出了包括三個中群組的大群組。注意到第18C圖示出在第18B圖所示之分層結構從c軸方向加以觀察之情況中的原子配置。
    在第18A圖中，為了簡單將三配位O原子省略，且四配位O原子以圓圈加以示出；該圓圈中的數字顯示四配位O原子的數量。例如，相對於Sn原子的上半部及下半部各者中存在的三個四配位O原子以畫圈的3加以表示。類似地，在第18A圖中，相對於In原子的上半部及下半部各者中存在的一個四配位O原子以畫圈的1加以表示。第18A圖也示出在下半部中鄰近一個四配位O原子且在上半部中鄰近三個四配位O原子的Zn原子，及在上半部中鄰近一個四配位O原子且在下半部中鄰近三個四配位O原子的Zn原子。
    在第18A圖之In-Sn-Zn-O基材料的分層結構所含括之中群組中，以從頂部開始的順序，在上半部及下半部各者中鄰近三個四配位O原子的Sn原子被鍵結至在上半部及下半部各者中鄰近一個四配位O原子的In原子，該In原子被鍵結至在上半部中鄰近三個四配位O原子的Zn原子，該Zn原子經由相對於該Zn原子的下半部中的一個四配位O原子被鍵結至在上半部及下半部各者中鄰近三個四配位O原子的In原子，該In原子被鍵結至包括二個Zn原子且在上半部中鄰近一個四配位O原子的小群組，且該小群組經由相對於該小群組的下半部中的一個四配位O原子被鍵結至在上半部及下半部各者中鄰近三個四配位O原子的Sn原子。複數個此種中群組被鍵結，使得大群組被形成。
    此處，三配位O原子的一個鍵之電荷及四配位O原子的一個鍵之電荷可被分別假設為-0.667及-0.5。例如，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位或六配位)Sn原子的電荷分別為+3、+2、及+4。因此，包括Sn原子的小群組之電荷為+1。因此，需要-1的電荷(其抵消+1)以形成包括Sn原子的分層結構。作為具有-1的電荷之結構，如第17E圖中所示之包括二個Zn原子的小群組可作為例子。例如，藉由一個包括二個Zn原子的小群組，包括Sn原子的一個小群組之電荷可被抵消，使得分層結構的總電荷為0。
    當第18B圖中所示的大群組被重複時，In-Sn-Zn-O基結晶(In2SnZn3O8)可被獲得。注意到所獲得之In-Sn-Zn-O基結晶的分層結構可被表示為組成式In2SnZn2O7(ZnO) m (m為0或自然數)。
    上述規則也應用至下列氧化物：諸如In-Sn-Ga-Zn基金屬氧化物的四成分金屬氧化物；諸如In-Ga-Zn基金屬氧化物(也稱為IGZO)、In-Al-Zn基金屬氧化物、Sn-Ga-Zn基金屬氧化物、Al-Ga-Zn基金屬氧化物、Sn-Al-Zn基金屬氧化物、In-Hf-Zn基金屬氧化物、In-La-Zn基金屬氧化物、In-Ce-Zn基金屬氧化物、In-Pr-Zn基金屬氧化物、In-Nd-Zn基金屬氧化物、In-Sm-Zn基金屬氧化物、In-Eu-Zn基金屬氧化物、In-Gd-Zn基金屬氧化物、In-Tb-Zn基金屬氧化物、In-Dy-Zn基金屬氧化物、In-Ho-Zn基金屬氧化物、In-Er-Zn基金屬氧化物、In-Tm-Zn基金屬氧化物、In-Yb-Zn基金屬氧化物、或In-Lu-Zn基金屬氧化物的三成分金屬氧化物；諸如In-Zn基金屬氧化物、Sn-Zn基金屬氧化物、Al-Zn基金屬氧化物、Zn-Mg基金屬氧化物、Sn-Mg基金屬氧化物、In-Mg基金屬氧化物、或In-Ga基金屬氧化物的二成分金屬氧化物；及相似者。
    舉例而言，第19A圖示出一種In-Ga-Zn-O基材料的分層結構中所含括之中群組的模型。
    在第19A圖之In-Ga-Zn-O基材料的分層結構所含括之中群組中，以從頂部開始的順序，在上半部及下半部各者中鄰近三個四配位O原子的In原子被鍵結至在上半部中鄰近一個四配位O原子的Zn原子，該Zn原子經由相對於該Zn原子的下半部中的三個四配位O原子被鍵結至在上半部及下半部各者中鄰近一個四配位O原子的Ga原子，且該Ga原子經由相對於該Ga原子的下半部中的一個四配位O原子被鍵結至在上半部及下半部各者中鄰近三個四配位O原子的In原子。複數個此種中群組被鍵結，使得大群組被形成。
    第19B圖示出了包括三個中群組的大群組。注意到第19C圖示出在第19B圖所示之分層結構從c軸方向加以觀察之情況中的原子配置。
    此處，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別為+3、+2、及+3，包括In原子、Zn原子、及Ga原子之任一者的小群組之電荷為0。結果，具有此種小群組的組合的中群組之總電荷一直是0。
    為了形成In-Ga-Zn-O基材料的分層結構，大群組可藉由使用不僅第19A圖中所示的中群組而且其中In原子、Ga原子、及Zn原子的配置與第19A圖不同的中群組來加以形成。
    當第19B圖中所示的大群組被重複時，In-Ga-Zn-O基結晶可被獲得。注意到所獲得之InGa-Zn-O基結晶的分層結構可被表示為組成式InGaO3(ZnO) n (n為自然數)。
    在n=1(InGaZnO4)的情況中，例如第20A圖中所示的結晶結構可被獲得。注意到在第20A圖所示的結晶結構中，由於Ga原子及In原子各具有五個配位基(如第17B圖所描述)，其中Ga以In加以替換的結構可被獲得。
    在n=2(InGaZn2O5)的情況中，例如第20B圖中所示的結晶結構可被獲得。注意到在第20B圖所示的結晶結構中，由於Ga原子及In原子各具有五個配位基(如第17B圖所描述)，其中Ga以In加以替換的結構可被獲得。
    此處，作為氧化物半導體膜227，具有非晶結構的氧化物半導體膜可藉由濺鍍法加以形成。
    作為濺鍍法中所使用的靶材，含有鋅的金屬氧化物靶材可被使用。作為該靶材，諸如In-Sn-Ga-Zn基金屬氧化物的四成分金屬氧化物，諸如In-Ga-Zn基金屬氧化物、In-Sn-Zn基金屬氧化物、In-Al-Zn基金屬氧化物、Sn-Ga-Zn基金屬氧化物、Al-Ga-Zn基金屬氧化物、或Sn-Al-Zn基金屬氧化物的三成分金屬氧化物，諸如In-Zn基金屬氧化物或Sn-Zn基金屬氧化物的二成分金屬氧化物，或諸如ZnO基金屬氧化物或SnO基金屬氧化物的單成分金屬氧化物可被使用。
    作為靶材的實例，含有In、Ga、及Zn的金屬氧化物靶材具有In2O3：Ga2O3：ZnO=1：1：1[莫耳比]的組成比。替代地，具有In2O3：Ga2O3：ZnO=1：1：2[莫耳比]的組成比之靶材、具有In2O3：Ga2O3：ZnO=1：1：4[莫耳比]的組成比之靶材、或具有In2O3：Ga2O3：ZnO=2：1：8[莫耳比]的組成比之靶材可被使用。替代地，具有In2O3：ZnO=25：1至1：4[莫耳比]的組成比之靶材可被使用。
    在藉由濺鍍法形成In-Ga-Zn-O基材料的膜作為氧化物半導體膜227的情況中，較佳使用具有下列原子比的In-Ga-Zn-O靶材：In：Ga：Zn的原子比為1：1：1、4：2：3、3：1：2、1：1：2、2：1：3、或3：1：4。當氧化物半導體膜227藉由使用具有前述原子比之In-Ga-Zn-O靶材加以形成時，多晶或CAAC-OS輕易地被形成。
    在藉由濺鍍法使用In-Sn-Zn-O基材料來形成氧化物半導體膜227的情況中，較佳使用In：Sn：Zn=1：1：1、2：1：3、1：2：2、或20：45：35之原子比的In-Sn-Zn-O靶材。當氧化物半導體膜227藉由使用具有前述原子比之In-Sn-Zn-O靶材加以形成時，多晶或CAAC-OS輕易地被形成。
    作為濺鍍氣體，稀有氣體(典型為氬氣)氛圍、氧氣氛圍、或稀有氣體與氧氣的混合氣體被適當地使用。在使用稀有氣體與氧氣的混合氣體之情況中，氧氣的比例較佳高於稀有氣體的比例。較佳的是，高純度氣體(包括氫的雜質從其移除)被用來作為濺鍍氣體。
    在濺鍍法中，可將RF電源供應裝置、AC電源供應裝置、DC電源供應裝置、或相似者適當地用來作為產生電漿的電源供應裝置。
    其中該氧化物半導體膜被形成的處理室之洩漏率較佳低於或等於1×10-10 Pa．m3/sec，藉此可減少雜質進入待由濺鍍法形成的膜中。
    處理室的抽真空較佳藉由粗略真空泵(諸如乾式泵)與高度真空泵(諸如濺射離子泵、渦輪分子泵、或低溫泵)以適當組合的方式加以實施。渦輪分子泵在抽出大型分子方面具有卓越性能，而其在抽出氫或水方面具有低性能。進一步而言，與在抽出水方面具有高性能的低溫泵或在抽出氫方面具有高性能的濺射離子泵組合時是有效的。
    在氧化物半導體膜被形成的處理室內部之被吸附物(adsorbate)不影響該處理室中的壓力，因為其被吸附於內壁上，但導致在該處理室抽真空時釋出氣體。因此，儘管洩漏率及抽真空率(evacuation rate)沒有關連，重要的是，處理室中存在的被吸附物盡可能被脫附且抽真空藉由使用具有高抽真空性能的泵預先被實施。注意到處理室可受到烘烤以促進該被吸附物的脫附。藉由烘烤，該被吸附物的脫附率可被增加約十倍。烘烤應在高於或等於100℃且低於或等於450℃的溫度加以實施。在此時，當在惰性氣體被引入的同時將該被吸附物移除時，水或相似物(其難以僅藉由抽真空來脫附)的脫附率可被進一步增加。
    如以上加以描述，在用以形成氧化物半導體膜的製程中且較佳在用以形成氧化物絕緣膜的製程中，經由控制處理室的壓力、該處理室的洩漏率、及相似者將雜質的進入盡可能抑制，藉此可降低包括氫的雜質進入該氧化物半導體膜中。此外，可降低諸如氫的雜質從氧化物絕緣膜擴散至氧化物半導體膜。
    注意到在氧化物半導體膜由濺鍍設備加以形成以前，虛擬基板可被放入該濺鍍設備中，且該氧化物半導體膜可被形成於該虛擬基板之上，使得附著至靶材表面或沈積屏蔽的氫及水可被移除。
    氧化物半導體中所含有的氫與鍵結至金屬原子的氧反應而成為水，且此外空位被形成於從其消除氧的晶格(或從其移除氧的部分)中。因此，含有氫的雜質在氧化物半導體膜的形成步驟中盡可能被降低，藉此該氧化物半導體膜中的空位可被降低。因此，當通道區藉由使用氧化物半導體膜(其藉由盡可能移除雜質加以高度純化)加以形成時，高度可靠的電晶體可被提供。
    其次，氫從氧化物半導體膜227釋出且絕緣膜225中所含有之氧的一部份被擴散至該氧化物半導體膜中及氧化物絕緣膜225與該氧化物半導體膜間的介面附近。結果，在稍後形成的電晶體中，具有低氫濃度的氧化物半導體膜228可被形成(見第14C圖)，絕緣膜225與氧化物半導體膜228的介面附近之氧空位被降低。
    熱處理的溫度較佳為氫從氧化物半導體膜227被釋出且絕緣膜225中所含有之氧的一部份被釋出且擴散至氧化物半導體膜227中的溫度。該溫度典型高於或等於150℃且小於該基板的應變點，較佳高於或等於250℃且低於或等於450℃，更佳高於或等於300℃且低於或等於450℃。
    快速熱退火(RTA)設備可被用於該熱處理。藉由RTA設備，如果加熱時間短，該熱處理可在高於或等於該基板的應變點之溫度加以實施。因此，從該氧化物半導體膜釋出氫且將氧從絕緣膜225擴散至該氧化物半導體膜中的時間可被縮短。
    該熱處理可在惰性氣體氛圍中加以實施；典型該熱處理較佳在稀有氣體(諸如氦氣、氖氣、氬氣、氙氣、或氪氣)氛圍或氮氣氛圍中加以實施。替代地，該熱處理可在氧氣氛圍中加以實施。處理時間為三分鐘至24小時。替代地，熱處理可先在減壓氛圍或惰性氣體氛圍中加以實施，且接著熱處理可在氧氣氛圍中加以實施。當該熱處理在減壓氛圍或惰性氛圍中實施時，氧化物半導體膜227中的雜質濃度可被降低；然而，氧空位在同時產生。藉由在氧化氛圍中的熱處理，所產生的氧空位可被降低。
    藉由對氧化物半導體膜227實施熱處理，該膜中的雜質位準可被顯著降低。因此，電晶體的場效遷移率可被增加以便接近理想場效遷移率(稍後加以描述)。
    其次，氧化物半導體膜228的一部份被選擇性蝕刻，使得氧化物半導體膜229被形成。接著，藉由濺鍍法、CVD法、或相似者將絕緣膜231形成於氧化物半導體膜229之上。接著，將閘極電極233形成於絕緣膜231之上(見第15A圖)。
    可藉由使用例如氧化矽、氮氧化矽、氮化矽氧化物、氮化矽、氧化鋁、氧化鉿、氧化鎵、Ga-Zn-O基金屬氧化物、及相似者的一或更多者將絕緣膜231形成為具有單層或堆疊層。絕緣膜231也可為藉由加熱從其釋出氧的氧化物絕緣膜，像是絕緣膜225。藉由使用藉由加熱從其釋出氧的膜(如絕緣膜231)，氧化物半導體膜229中所形成的氧空位可藉由稍後實施的熱處理加以降低，且電晶體的電特性之劣化可被抑制。
    絕緣膜231可藉由使用高k材料加以形成，諸如矽酸鉿(HfSiO x )、添加氮的矽酸鉿(HfSi x O y N z )、添加氮的鋁酸鉿(HfAl x O y N z )、氧化鉿、或氧化釔，使得閘極漏電流可被減少，即使當該閘極絕緣膜的厚度被減少。
    絕緣膜231的厚度較佳大於或等於10 nm且小於或等於300 nm，更佳大於或等於5 nm且小於或等於50 nm，又更佳大於或等於10 nm且小於或等於30 nm。
    閘極電極233可藉由使用下列來加以形成；選自鋁、鉻、銅、鉭、鈦、鉬、及鎢的金屬元素；含有這些金屬元素的任一者作為成分的合金；含有這些金屬元素的組合之合金；或相似者。進一步而言，選自錳或鋯的一或更多金屬元素可被使用。進一步而言，閘極電極233可具有單層結構或二或更多層的堆疊層結構。例如，含有矽的鋁膜之單層結構、其中鈦膜被堆疊於氮化鈦膜之上的二層結構、其中鎢膜被堆疊於氮化鈦膜之上的二層結構、其中鎢膜被堆疊於氮化鉭膜之上的二層結構、其中鈦膜、鋁膜、及鈦膜以此順序被堆疊的三層結構、及相似者可作為例子。替代地，含有鋁與選自鈦、鉭、鎢、鉬、鉻、釹、及鈧的一或更多元素之膜、合金膜、或氮化物膜可被使用。
    閘極電極223可藉由使用透光性導電材料加以形成，諸如銦錫氧化物、含有氧化鎢的氧化銦、含有氧化鎢的銦鋅氧化物、含有氧化鈦的氧化銦、含有氧化鈦的銦錫氧化物、銦鋅氧化物、或添加氧化矽的銦錫氧化物。也可能使堆疊層結構藉由使用以上透光性導電材料與以上金屬元素加以形成。
    閘極電極233藉由印刷法或噴墨法加以形成。替代地，閘極電極233以此種方式加以形成：導電膜藉由濺鍍法、CVD法、蒸鍍法、或相似者加以形成且該導電膜的一部份被選擇性蝕刻。
    作為與絕緣膜231接觸的材料層，含有氮的In-Ga-Zn-O膜、含有氮的In-Sn-O膜、含有氮的In-Ga-O膜、含有氮的In-Zn-O膜、含有氮的Sn-O膜、含有氮的In-O膜、或金屬氮化物(諸如InN或ZnN)的膜較佳被設置於閘極電極233與絕緣膜231之間。這些膜各具有高於或等於5 eV、較佳高於或等於5.5 eV的功函數；因此，電晶體的電特性之臨限電壓可為正。因此，所謂的常關型(normally-off)切換元件可被獲得。例如，在使用含有氮的In-Ga-Zn-O膜之情況中，至少具有比氧化物半導體膜229更高的氮濃度之In-Ga-Zn-O膜(或具體而言，具有7 at.%或更高的氮濃度之In-Ga-Zn-O膜)可被使用。
    之後，熱處理較佳被實施。藉由此熱處理，氧可從絕緣膜225及絕緣膜231擴散至氧化物半導體膜229以便充填氧化物半導體膜229中的氧空位，且因此該等氧空位可被降低。
    其次，藉由使用閘極電極233作為遮罩，摻雜劑被添加至氧化物半導體膜229。結果，第一區235a(其以閘極電極233加以覆蓋且不包括該摻雜劑)及一對的第二區235b與235c(其包括該摻雜劑)被形成，如第15B圖中所示。由於當摻雜劑被添加時將閘極電極233用來作為遮罩，未添加該摻雜劑的第一區235a及包括摻雜劑之該對的第二區235b與235c可用自對準的方式加以形成。與閘極電極233重疊的第一區235a用作通道區。藉由包括摻雜劑之該對的第二區235b與235c，源極-汲極崩潰電壓可被增加。氧化物半導體膜235由第一區235a及包括摻雜劑之該對的第二區235b與235c所構成。
    進一步而言，氧化物半導體膜229的第一區235a之氫濃度較佳低於5×1018 atoms/cm3，更佳低於或等於1×1018 atoms/cm3，又更佳低於或等於5×1017 atoms/cm3，再更佳低於或等於1×1016 atoms/cm3。藉由氧化物半導體與氫的鍵結，所含有之氫的一部份當作施體以產生電子作為載子。為此原因，藉由降低氧化物半導體膜229的第一區235a之氫濃度，臨限電壓的負偏移可被降低。
    該對的第二區235b與235c中的摻雜劑濃度高於或等於5×1018atoms/cm3且低於或等於1×1022atoms/cm3，較佳高於或等於5×1018atoms/cm3且低於5×1019atoms/cm3。
    由於該對的第二區235b與235c包括摻雜劑，載子密度或缺陷數量可被增加。因此，其導電性可能高於未包括摻雜劑的第一區235a。注意到摻雜劑濃度的過度增加會造成藉由該摻雜劑的載子移動被抑制，這導致了包括摻雜劑之該對的第二區235b與235c之導電性被降低。
    包括摻雜劑之該對的第二區235b與235c較佳具有高於或等於0.1 S/cm且低於或等於1000 S/cm、更佳高於或等於10 S/cm且低於或等於1000 S/cm的導電性。
    包括摻雜劑之該對的第二區235b與235在氧化物半導體膜229中的存在可解除被施加至第一區235a(用作通道區)的末端部分之電場。因此，電晶體的短通道效應可被抑制。
    可藉由離子摻雜法或離子植入法將摻雜劑添加至氧化物半導體膜229。作為摻雜劑，硼、氮、磷、及砷的至少一者可被添加。替代地，作為摻雜劑，氦、氖、氬、氪、及氙的至少一者可被添加。進一步替代地，作為摻雜劑，氫可被添加。又替代地，作為摻雜劑，硼、氮、磷、及砷的至少一者與氦、氖、氬、氪、及氙的至少一者的適當組合可被添加。
    在此處所描述的實施例中，添加摻雜劑至氧化物半導體膜229是在氧化物半導體膜229以該絕緣膜及相似者加以覆蓋的情況中進行；替代地，添加該摻雜劑可在氧化物半導體膜229被暴露的情況中進行。
    替代地，摻雜劑可藉由離子摻雜法、離子植入法、或相似者以外的方法加以添加。例如，摻雜劑可用下列方式加以添加：電漿在含有待被添加的元素之氣體的氛圍中產生且對被添加摻雜劑的物件實施電漿處理。乾蝕刻設備、CVD設備、或相似者可被用來產生該電漿。
    之後，熱處理可被實施。該熱處理典型在高於或等於150℃且低於或等於450℃、較佳高於或等於250℃且低於或等於325℃的溫度加以實施。在該熱處理中，溫度可從250℃逐漸增加至325℃。
    經由該熱處理，包括摻雜劑之該對的第二區235b與235c的阻抗可被降低。在該熱處理中，包括摻雜劑之該對的第二區235b與235c可處於結晶態或者非晶態中。
    其次，如第15C圖中所示，側壁絕緣膜237被形成於閘極電極233的側表面上，且閘極絕緣膜239及電極241a與241b被形成。
    可藉由使用氧化矽、氮氧化矽、氮化矽氧化物、氮化矽、氧化鋁、氮氧化鋁、氮化鋁氧化物、氮化鋁等的一或更多者將側壁絕緣膜237例如形成為具有單層或堆疊層。側壁絕緣膜237可用類似於絕緣膜225的方式藉由使用氧化物絕緣膜(藉由加熱從其釋出一部份的氧)加以形成。
    形成側壁絕緣膜237的方法加以描述於下。
    首先，待成為側壁絕緣膜237的絕緣膜被形成於絕緣膜231及閘極電極233之上。該絕緣膜藉由濺鍍法、CVD法、或相似者加以形成。此外，儘管該絕緣膜的厚度未具體限制，該厚度考慮到相對於閘極電極233形狀的覆蓋範圍加以適當選擇。
    接著，側壁絕緣膜237藉由蝕刻該絕緣膜來加以形成。此處的蝕刻為高度各向異性蝕刻，且側壁絕緣膜237可用自對準的方式藉由對該絕緣膜實施該高度各向異性蝕刻來加以形成。
    包括摻雜劑之該對的第二區235b與235c的寬度取決於側壁絕緣膜237的寬度，且側壁絕緣膜237的寬度取決於閘極電極233的厚度。因此，可將閘極電極233的厚度決定成使得該對的第二區235b與235c的寬度具有想要的值。
    當側壁絕緣膜237被形成時，絕緣膜231也藉由高度各向異性蝕刻加以蝕刻且氧化物半導體膜229被部份暴露，藉此閘極絕緣膜239被形成。
    該對的電極241a與241b可藉由適當地使用類似於佈線223a至223c的材料來加以形成。注意到該對的電極241a與241b可當作佈線。
    該對的電極241a與241b可藉由印刷法或噴墨法來加以形成。替代地，導電膜藉由濺鍍法、CVD法、蒸鍍法、或相似者加以沈積，且接著該導電膜的一部份被選擇性蝕刻，使得該對的電極241a與241b被形成。
    該對的電極241a與241b較佳被形成為與側壁絕緣膜237與閘極絕緣膜239的側表面接觸。那就是，電晶體之該對的電極241a與241b之末端部分位於側壁絕緣膜237之上且整個覆蓋氧化物半導體膜229中包括摻雜劑之該對的第二區235b與235c之暴露部分。結果，包括摻雜劑之該對的第二區235b與235c中與該對的電極241a與241b接觸之區當作源極區及汲極區。此外，藉由包括摻雜劑之該對的第二區235b與235c中與側壁絕緣膜237及閘極絕緣膜239重疊的區，源極-汲極崩潰電壓可被增加。進一步而言，源極與汲極間的距離可視側壁絕緣膜237的長度加以調整；因此，電極241a與241b的末端部分(其在通道側上且與氧化物半導體膜229接觸)可在沒有遮罩的情況下加以形成。由於遮罩未被使用，製程中所產生之複數個電晶體之中的形狀差異可被降低。
    經由以上步驟，包括氧化物半導體膜的電晶體(其可被用來作為第二切換器161)可被製造。
    其次，如第16A圖中所示，絕緣膜243及絕緣膜245藉由濺鍍法、CVD法、塗佈法、印刷法、或相似者加以形成。
    可藉由使用氧化矽、氮氧化矽、氮化矽氧化物、氮化矽、氧化鋁、氮氧化鋁、氮化鋁氧化物、氮化鋁等的一或更多者將絕緣膜243及245各形成為具有單層或堆疊層。當絕緣膜245被形成為用作防止氧擴散至外側的絕緣膜時，從絕緣膜243釋出的氧可被供應至該氧化物半導體膜。防止氧擴散至外側的絕緣膜之典型實例包括氧化鋁膜及氮氧化鋁膜。此外，藉由使用防止氫從外側擴散的絕緣膜作為絕緣膜245，氫從外側擴散至該氧化物半導體膜可被降低，且該氧化物半導體膜中的缺乏可被降低。防止氫從外側擴散的絕緣膜之典型實例包括氮化矽、氮化矽氧化物、氮化鋁、及氮化鋁氧化物的膜。進一步而言，絕緣膜243具有三層結構，藉由加熱從其釋出一部份的氧之氧化物絕緣膜(像是絕緣膜225)、防止氧擴散至外側的絕緣膜、及氧化物絕緣膜被設置。因此，氧可被有效擴散至該氧化物半導體膜，且氧釋出至外側可被抑制。因此，即使在高溫及在高濕度下電晶體的特性之變化可被降低。
    經由以上步驟，包括氧化物半導體膜的電晶體可被製造。
    其次，絕緣膜215、217、221e、243、及245的部份各被選擇性蝕刻以形成開口部分，使得閘極電極209及該對的電極之一者被部份暴露。其次，將導電膜形成於該等開口部分中，且接著該導電膜的一部份被選擇性蝕刻以形成佈線249。佈線249可藉由適當地使用用於接觸插塞219a至219d的材料來加以形成。
    經由以上步驟，包括氧化物半導體膜的第一電晶體101之源極與汲極的另一者可被連接至第八電晶體108(n通道電晶體)的閘極。
    在記憶體裝置中所含括的記憶體元件中，包括被形成於氧化物半導體膜中的通道區之電晶體可被堆疊於包括被設置於絕緣基板之上的半導體基板或半導體膜之電晶體。結果，該記憶體裝置的高積集度可被達成。
    此實施例可用與任何其他實施例適當組合的方式加以實施。 (實施例4)
    在此實施例中，一種用以藉由使用CAAC-OS形成實施例3中所描述之氧化物半導體膜229的方法將加以描述。
    一種用以藉由使用CAAC-OS形成氧化物半導體膜229的第一方法將加以描述於下。
    在用以形成實施例3中所描述的第14B圖中所示之氧化物半導體膜227的方法中採用濺鍍法來藉由使用CAAC-OS形成氧化物半導體膜229的情況中，基板溫度被設定至高於或等於150℃且低於或等於450℃，較佳高於或等於200℃且低於或等於350℃，使得氫、水、及相似者進入該氧化物半導體膜可被降低且CAAC-OS可被形成。
    熱處理在該氧化物半導體膜藉由使用CAAC-OS用上述方法加以形成以後實施，藉此氫、水、及相似者可進一步從氧化物半導體膜227釋出，絕緣膜225中所含有之氧的一部份可被擴散至氧化物半導體膜227中及絕緣膜225與氧化物半導體膜227間的介面附近，且具有高結晶性之包括CAAC-OS的氧化物半導體膜228可被形成。接著，氧化物半導體膜228的一部份被選擇性蝕刻，使得氧化物半導體膜229可被形成。
    其次，一種用以藉由使用CAAC-OS形成氧化物半導體膜229的第二方法將加以描述於下。
    將第一氧化物半導體膜形成於絕緣膜225之上。該第一氧化物半導體膜的厚度大於或等於一個原子層的厚度且小於或等於10 nm，較佳大於或等於2 nm且小於或等於5 nm。
    該第一氧化物半導體膜於氧氣氛圍中在高於或等於100℃且低於或等於600℃、較佳高於或等於150℃且低於或等於550℃、及更佳高於或等於200℃且低於或等於500℃的基板加熱溫度下加以形成。隨著基板加熱溫度在膜形成時較高，獲得的氧化物半導體膜之雜質濃度較低。進一步而言，諸如氫及水的雜質進入所形成之第一氧化物半導體膜可被降低。進一步而言，該氧化物半導體膜中的原子配置是有順序的，且其密度增加，使得多晶或CAAC-OS被輕易形成。此外，由於氧氣氛圍被用於膜形成，不必要的原子未含括於該氧化物半導體膜中(不像採用稀有氣體氛圍或相似者的情況)，使得多晶或CAAC-OS被輕易形成。注意到包括氧氣與稀有氣體的混合氣體氛圍可被使用。在此情況中，氧氣的百分比高於或等於30 vol.%，較佳高於或等於50 vol.%，更佳高於或等於80 vol.%。隨著該氧化物半導體膜較薄，電晶體的短通道效應可被降低。然而，當該氧化物半導體膜太薄時，該氧化物半導體膜受到介面散射的顯著影響；因此，場效遷移率可能被減小。
    在該第一氧化物半導體膜被形成以後，第一熱處理可被實施。經由該第一熱處理，氫、水、及相似者可從該第一氧化物半導體移除，且其結晶性可被進一步改善。藉由該第一熱處理，具有高定向的CAAC-OS膜可被形成。該第一熱處理在高於或等於200℃且低於該基板的應變點、較佳高於或等於250℃且低於或等於450℃下加以實施。
    針對該第一熱處理，快速熱退火(RTA)設備可被使用。藉由使用該RTA設備，僅在短時間中，該熱處理可在高於或等於該基板的應變點下加以實施。因此，形成其中結晶區的比例高於非晶區的比例之氧化物半導體膜的時間可被縮短。
    該第一熱處理可在惰性氣體氛圍中加以實施；較佳地，在稀有氣體(諸如氦氣、氖氣、氬氣、氙氣、或氪氣)氛圍或氮氣氛圍中。替代地，該熱處理可在氧氣氛圍或減壓氛圍中加以實施。處理時間為三分鐘至24小時。隨著處理時間被增加，結晶區的比例相對於該氧化物半導體膜中非晶區的比例可被增加。注意到超過24小時的熱處理時間較不佳，因為生產率減少。
    其次，將第二氧化物半導體膜形成於該第一氧化物半導體膜之上。該第二氧化物半導體膜可藉由類似於該第一氧化物半導體膜的方法加以形成。
    當基板被加熱同時該第二氧化物半導體膜被形成時，該第二氧化物半導體膜可藉由使用該第一氧化物半導體膜作為晶種來加以結晶化。在此時，形成兩者包括相同元素的該第一氧化物半導體膜與該第二氧化物半導體膜被稱為「同質磊晶生長(homoepitaxial growth)」。形成包括至少一種互相不同元素的該第一氧化物半導體膜與該第二氧化物半導體膜被稱為「異質磊晶生長(heteroepitaxial growth)」。
    在形成該第二氧化物半導體膜以後，第二熱處理可被實施。該第二熱處理可用類似於該第一熱處理的方式加以實施。藉由該第二熱處理，其中結晶區的比例高於非晶區的比例之氧化物半導體膜可被形成。替代地，藉由該第二熱處理，該第二氧化物半導體膜可藉由使用該第一氧化物半導體膜作為晶種來加以結晶化。
    如以上加以描述，在氧化物半導體膜227藉由使用CAAC-OS(其中氫、水、及相似者的進入被降低)加以形成以後，熱處理被實施，藉此氫、水、及相似者從氧化物半導體膜227釋出，絕緣膜225中所含有之氧的一部份可被擴散至氧化物半導體膜227及絕緣膜225與氧化物半導體膜227間的介面附近。因此，藉由該熱處理，具有高結晶性的氧化物半導體膜228可藉由使用CAAC-OS加以形成。接著，氧化物半導體膜228的一部份被選擇性蝕刻，使得氧化物半導體膜229可被形成。
    該氧化物半導體中所含有的氫與鍵結至金屬原子的氧反應而成為水，且此外空位被形成於從其消除氧的晶格(或從其移除氧的部分)中。因此，雜質在氧化物半導體膜的形成步驟中盡可能被降低，藉此該氧化物半導體膜中的空位可被降低。因此，藉由使用氧化物半導體膜(其為針對通道區經由盡可能移除雜質加以高度純化的CAAC-OS膜)，在光照射或BT(偏壓溫度)應力測試以前及以後之電晶體的臨限電壓之改變量很小，藉此該電晶體可具有穩定的電特性。
    此實施例可用與任何其他實施例適當組合的方式加以實施。 (實施例5)
    在此實施例中，使用了用於通道區的氧化物半導體膜之電晶體的場效遷移率將加以描述。
    電晶體的實際量測之場效遷移率可能低於其本質場效遷移率，因為各種原因；此現象不僅出現在使用氧化物半導體的情況中。降低場效遷移率的一個原因為半導體內側的缺陷或在該半導體與絕緣膜間的介面之缺陷。當李文森(Levinson)模型被使用時，假設沒有缺陷存在於該半導體內側的場效遷移率可在理論上被算出。
    假設半導體的原始遷移率與量測的場效遷移率分別為μ0及μ，且電位障壁(諸如晶粒邊界)存在於該半導體中，場效遷移率可如以下所示的方程式2加以表示。
    此處，E代表電位障壁的高度，k代表波茲曼常數，且T代表絕對溫度。當電位障壁被假設是歸因於缺陷時，該電位障壁的高度(E)可依據李文森模型如下列方程式加以表示。
    此處，e代表基本電荷，N代表通道中每單位面積的平均缺陷密度，ε代表該半導體的介電常數，n代表通道中每單位面積的載子數量，C ox 代表每單位面積的電容，V g 代表閘極電壓，且t代表該通道的厚度。注意到在該半導體膜的厚度小於或等於30 nm的情況中，該通道的厚度可被視為與該半導體膜的厚度相同。線性區中的汲極電流I d 可如下列方程式加以表示。
    此處，L代表通道長度且W代表通道寬度，且L及W在此情況中各為10 μm。此外，V d 代表汲極電壓。當以上方程式的兩側除以V g 且接著對兩側取對數時，汲極電流I d 可如下列方程式加以表示。
    方程式5的右側為V g 的函數。從該方程式，發現到缺陷密度N可從曲線圖(其以ln(I d /V g )作為縱座標且1/V g 作為橫座標來繪製實際量測值所獲得)中的線之斜率加以獲得。那就是，該缺陷密度可從電晶體的I d -V g 特性加以評估。其中銦(In)、錫(Sn)、與鋅(Zn)的比為1：1：1之氧化物半導體的缺陷密度N為大約1×1012/cm2。
    根據以此方式或相似者所獲得的缺陷密度，μ0可從方程式2及方程式3算出為120 cm2/Vs。包括缺陷之In-Sn-Zn氧化物的量測場效遷移率為大約40 cm2/Vs。然而，假設該半導體內側及在該半導體與絕緣膜的介面沒有缺陷存在，該氧化物半導體的場效遷移率μ0被預期為120 cm2/Vs。
    注意到即使當沒有缺陷存在於半導體內側時，在通道與閘極絕緣膜間的介面之散射會影響電晶體的傳輸性質。換句話說，在與該半導體與該閘極絕緣膜間的介面處距離x之位置的場效遷移率μ1可如下列方程式加以表示。
    此處，D代表閘極方向中的電場且B及G為常數。B及G可從實際測量結果獲得；依據以上測量結果，B為4.75×107cm/s且G為10 nm(介面散射的影響到達的深度)。當D被增加時(即，當該閘極電壓被增加時)，方程式6的第二項增加且因此場效遷移率μ1減小。
    電晶體(其通道藉由使用半導體內側沒有缺陷的理想氧化物半導體膜加以形成)的場效遷移率μ2之計算結果在第21圖中加以顯示。針對該計算，由新思科技有限公司所製造的裝置模擬軟體Sentaurus Device被使用，且該氧化物半導體的能隙、電子親和力、相對介電常數、及厚度被假設分別為2.8 eV、4.7 eV、15、及15 nm。這些值藉由量測以濺鍍法所形成的薄膜來加以獲得。
    進一步而言，閘極、源極、及汲極的功函數被假設分別為5.5 eV、4.6 eV、及4.6 eV。閘極絕緣膜的厚度被假設為100 nm，且其相對介電常數被假設為4.1。通道長度及通道寬度各被假設為10 μm，且汲極電壓V d 被假設為0.1 V。
    如第21圖中所示，場效遷移率在閘極電壓略超過1V處具有超過100 cm2/Vs的峰值且隨著該閘極電壓變得較高而減少，因為介面散射的影響增加。注意到為了降低介面散射，較佳的是，該半導體膜的表面為原子級的平坦(原子層平坦度)。
    藉由使用具有此種場效遷移率的氧化物半導體所製造之微小電晶體的特性之計算結果被顯示於第22A至22C圖、第23A至23C圖、及第24A至24C圖中。第25A及25B圖示出被用於計算的電晶體之剖面結構。在第25A及25B圖所示之電晶體的各者中，將n型雜質半導體區1103a及n型雜質半導體區1103c含括於氧化物半導體膜中。雜質半導體區1103a及雜質半導體區1103c的電阻率為2×10-3Ωcm。
    將第25A圖中的電晶體形成於基底絕緣膜1101及嵌入式絕緣體1102(其被嵌入於基底絕緣膜1101中且由氧化鋁所形成)之上。該電晶體包括雜質半導體區1103a、雜質半導體區1103c、本質半導體區1103b(用作彼等之間的通道形成區)、及閘極電極1105。閘極電極1105的寬度(那就是，通道長度)為33 nm。
    將閘極絕緣膜1104形成於閘極電極1105與半導體區1103b之間。此外，將側壁絕緣膜1106a及側壁絕緣膜1106b形成於閘極電極1105的兩個側表面上，且將絕緣體1107形成於閘極電極1105之上以便防止閘極電極1105與另一佈線間的短路。該側壁絕緣膜具有5 nm的寬度。源極電極1108a及汲極電極1108b被設置成與雜質半導體區1103a及雜質半導體區1103c分別接觸。注意到此電晶體的通道寬度為40 nm。
    第25B圖的電晶體與第25A圖的電晶體相同處在於，其被形成於基底絕緣膜1101及嵌入式絕緣體1102(由氧化鋁所形成)之上且其包括雜質半導體區1103a、雜質半導體區1103c、本質半導體區1103b(設置於彼等之間)、閘極電極1105(具有33 nm的寬度)、閘極絕緣膜1104、側壁絕緣膜1106a、側壁絕緣膜1106b、絕緣體1107、源極電極1108a、及汲極電極1108b。
    第25A圖中所示的電晶體與第25B圖中所示的電晶體不同處在於側壁絕緣膜1106a與側壁絕緣膜1106b下方之半導體區的導電性型。在第25A圖所示的電晶體中，側壁絕緣膜1106a與側壁絕緣膜1106b下方的半導體區為n型雜質半導體區1103a的一部份與n型雜質半導體區1103c的一部份，而在第25B圖所示的電晶體中，側壁絕緣膜1106a與側壁絕緣膜1106b下方的半導體區為本質半導體區1103b的一部份。換句話說，具有寬度L off之與雜質半導體區1103a(雜質半導體區1103c)或者閘極電極1105重疊的區被設置。此區被稱為補償區，且寬度L off被稱為補償長度。如從圖式可見，該補償長度等於側壁絕緣膜1106a(側壁絕緣膜1106b)的寬度。
    計算中所使用的其他參數如以上加以描述。針對該計算，由新思科技有限公司所製造的裝置模擬軟體Sentaurus Device被使用。第22A至22C圖顯示了具有第25A圖中所示結構之電晶體的汲極電流I d (實線)以及場效遷移率μ(虛線)之閘極電壓V g (閘極與源極間的電位差)依存性。汲極電流I d 藉由在假設汲極電壓(汲極與源極間的電位差)為+1 V下的計算來加以獲得，且場效遷移率μ藉由在假設該汲極電壓為+0.1 V下的計算來加以獲得。
    第22A圖顯示在閘極絕緣膜的厚度為15 nm之情況中電晶體的閘極電壓依存性，第22B圖顯示在閘極絕緣膜的厚度為10 nm之情況中電晶體的閘極電壓依存性，且第22C圖顯示在閘極絕緣膜的厚度為5 nm之情況中電晶體的閘極電壓依存性。隨著該閘極絕緣膜較薄，尤其處於斷路狀態的汲極電流I d (斷路狀態電流)被顯著減少。相反地，場效遷移率μ的峰值以及處於導通狀態的汲極電流I d (導通狀態電流)沒有明顯改變。曲線圖顯示在約1 V的閘極電壓處該汲極電流超過10 μA。換句話說，LSI所要求之導通狀態電流的值可被滿足。
    第23A至23C圖顯示了補償長度L off為5 nm的具有第25B圖中所示結構之電晶體的汲極電流I d (實線)以及場效遷移率μ(虛線)之閘極電壓V g 依存性。汲極電流I d 藉由在假設汲極電壓為+1 V下的計算來加以獲得且場效遷移率μ藉由在假設該汲極電壓為+0.1 V下的計算來加以獲得。第23A圖顯示在閘極絕緣膜的厚度為15 nm之情況中電晶體的閘極電壓依存性，第23B圖顯示在閘極絕緣膜的厚度為10 nm之情況中電晶體的閘極電壓依存性，且第23C圖顯示在閘極絕緣膜的厚度為5 nm之情況中電晶體的閘極電壓依存性。
    進一步而言，第24A至24C圖顯示了補償長度L off為15 nm的具有第25B圖中所示結構之電晶體的汲極電流I d (實線)以及場效遷移率μ(虛線)之閘極電壓依存性。汲極電流I d 藉由在假設汲極電壓為+1 V下的計算來加以獲得且場效遷移率μ藉由在假設該汲極電壓為+0.1 V下的計算來加以獲得。第24A圖顯示在閘極絕緣膜的厚度為15 nm之情況中電晶體的閘極電壓依存性，第24B圖顯示在閘極絕緣膜的厚度為10 nm之情況中電晶體的閘極電壓依存性，且第24C圖顯示在閘極絕緣膜的厚度為5 nm之情況中電晶體的閘極電壓依存性。
    在任一結構中，隨著該閘極絕緣膜較薄，斷路狀態電流被顯著減少，而場效遷移率μ的峰值以及導通狀態電流沒有明顯改變產生。
    注意到場效遷移率μ的峰值在第22A至22C圖中大約80 cm2/Vs，在第23A至23C圖中大約60 cm2/Vs，且在第24A至24C圖中大約40 cm2/Vs；因此，場效遷移率μ的峰值隨著補償長度L off增加而減少。進一步而言，同樣應用至斷路狀態電流。導通狀態電流也隨著補償長度L off增加而減少；然而，導通狀態電流的減少比斷路狀態電流的減少更漸進。進一步而言，曲線圖顯示在任一結構中，在約1 V的閘極電壓處該汲極電流超過10 μA。換句話說，LSI所要求之導通狀態電流的值可被滿足。 [實例1]
    在此實例中，其中氧化物半導體膜(包括In、Sn、及Zn作為主成分)被用於通道區之電晶體的電特性及可靠性將加以描述。
    其中氧化物半導體(包括In、Sn、及Zn作為主成分)被用來作為通道形成區的電晶體可能藉由在加熱基板的同時沈積該氧化物半導體或藉由在氧化物半導體膜被形成以後實施熱處理而具有有利特性。注意到主成分意指組成物中含括5 at.%或更多的元素。
    藉由刻意地在形成氧化半導體膜的期間或在形成氧化物半導體膜(包括In、Sn、及Zn作為主成分)以後加熱基板，電晶體的場效遷移率可被改善。進一步而言，電晶體的臨限電壓可被正偏移而使該電晶體為常關型。
    作為實例，第26A至26C圖為各顯示電晶體(其中包括In、Sn、及Zn作為主成分且具有3 μm通道長度L及10 μm通道寬度W、及100 nm閘極絕緣膜厚度的氧化物半導體膜被使用)的特性之曲線圖。注意到V ds被設定至10 V。
    第26A圖顯示其氧化物半導體膜(包括In、Sn、及Zn作為主成分)藉由濺鍍法在沒有刻意加熱基板的情況下加以形成之電晶體的特性。該電晶體的場效遷移率為18.8 cm2/Vs。另一方面，當在刻意加熱基板的同時形成氧化物半導體膜(包括In、Sn、及Zn作為主成分)時，場效遷移率可被改善。第26B圖顯示其氧化物半導體膜(包括In、Sn、及Zn作為主成分)在200℃加熱基板的同時加以形成之電晶體的特性。該電晶體的場效遷移率為32.2 cm2/Vs。
    場效遷移率可藉由在形成氧化物半導體膜(包括In、Sn、及Zn作為主成分)以後實施熱處理來加以進一步改善。第26C圖顯示其氧化物半導體膜(包括In、Sn、及Zn作為主成分)藉由在200℃下濺鍍且接著受到在600℃的熱處理加以形成之電晶體的特性。該電晶體的場效遷移率為34.5 cm2/Vs。
    刻意加熱基板預期會具有的效果為降低在藉由濺鍍來形成的期間被帶入氧化物半導體膜中的水。進一步而言，在膜形成以後的熱處理使氫、羥基、或水能夠從氧化物半導體膜中釋出及移除。以此方式，場效遷移率可被改善。場效遷移率的此種改善被假定成不僅藉由以脫水或脫氫來移除雜質也藉由降低原子間距離(由於密度的增加)來加以達成。該氧化物半導體膜可藉由從該氧化物半導體移除雜質而被高度純化來加以結晶化。在使用此種純化的非單晶氧化物半導體之情況中，預期理想上會獲得超過100 cm2/Vs的場效遷移率。
    包括In、Sn、及Zn作為主成分的氧化物半導體可藉由下列方式加以結晶化：將氧離子植入該氧化物半導體中，該氧化物半導體中所含括的氫、羥基、或水藉由熱處理加以釋出，且該氧化物半導體經由該熱處理或藉由稍後實施的另一熱處理加以結晶化。藉由此種結晶化處理或再結晶處理，具有有利結晶性的非單晶氧化物半導體可被獲得。
    在膜形成期間加熱基板及/或在該膜形成以後的熱處理不僅促成場效遷移率的改善也促成該電晶體為常關型電晶體。在其中氧化物半導體膜(其包括In、Sn、及Zn作為主成分且在沒有刻意加熱基板之情況下所形成)被用來作為通道形成區的電晶體中，臨限電壓傾向於被負偏移。然而，當在刻意加熱基板的同時所形成之氧化物半導體膜被使用時，臨限電壓的負偏移問題可被解決。那就是，臨限電壓被偏移使得電晶體變成常關型；此傾向可根據第26A與26圖間的比較來加以驗證。
    注意到臨限電壓也可藉由改變In、Sn、及Zn的比來加以調整：當In、Sn、及Zn的組成比為2：1：3時，常關型電晶體預期會被形成。此外，具有高結晶性的氧化物半導體膜可藉由如下設定靶材的組成比來加以獲得：In：Sn：Zn=2：1：3。
    刻意加熱基板的溫度或熱處理的溫度為150℃或更高，較佳200℃或更高，更佳400℃或更高。當膜形成或熱處理在高溫下加以實施時，電晶體可能為常關型。
    藉由在膜形成期間刻意加熱基板及/或藉由在該膜形成以後實施熱處理，對抗閘極偏壓應力的穩定性可被增加。例如，當閘極偏壓以2 MV/cm之強度在150℃施加一小時，臨限電壓的漂移可低於±1.5V，較佳低於±1.0V。
    BT(偏壓溫度)測試對下列二個電晶體加以實施：採樣1，在形成氧化物半導體膜以後對該採樣1不實施熱處理；及採樣2，在形成氧化物半導體膜以後對該採樣2實施在650℃的熱處理。
    首先，電晶體的V gs-I ds特性在25℃的基板溫度及10 V的V ds加以量測。注意到V ds意指汲極電壓(汲極與源極間的電位差)。接著，基板溫度被設定至150℃且V ds被設定至0.1 V。之後，20 V的V gs被施加使得被施加至閘極絕緣膜的電場之強度為2 MV/cm，且條件保持一小時。其次，V gs被設定至1 V。接著，電晶體的V gs-I ds特性在25℃的基板溫度及10 V的V ds加以量測。此程序被稱為正BT應力測試。
    以類似方式，首先，電晶體的V gs-I ds特性在25℃的基板溫度及10 V的V ds加以量測。接著，基板溫度被設定至150℃且V ds被設定至0.1 V。之後，-20 V的V gs被施加使得被施加至閘極絕緣膜的電場之強度為-2 MV/cm，且條件保持一小時。其次，V gs被設定至1 V。接著，電晶體的V gs-I ds特性在25℃的基板溫度及10 V的V ds加以量測。此程序被稱為負BT應力測試。
    第27A及27B圖分別顯示採樣1的正BT應力測試結果及採樣1的負BT應力測試結果。第28A及28B圖分別顯示採樣2的正BT應力測試結果及採樣2的負BT應力測試結果。
    採樣1由於正BT應力測試以及由於負BT應力測試的臨限電壓之偏移量分別為1.80 V及-0.42 V。採樣2由於正BT應力測試以及由於負BT應力測試的臨限電壓之偏移量分別為0.79 V及0.76 V。發現到在採樣1及採樣2的各者中，BT應力測試之前與之後間的臨限電壓之偏移量很小且其可靠性很高。
    熱處理可在氧氣氛圍中加以實施；替代地，該熱處理首先可在氮氣或稀有氣體的氛圍中或在減壓下加以實施，且接著在包括氧氣的氛圍中加以實施。在脫水或脫氫以後將氧氣供應至該氧化物半導體，藉此該熱處理的效果可被進一步增加。作為一種用以供應脫水或脫氫的氧氣之方法，其中氧離子被電場加速且被植入該氧化物半導體膜中的方法可被採用。
    氧缺乏所造成的缺陷會在該氧化物半導體中或在該氧化物半導體與堆疊膜間的界面處輕易產生；然而當藉由熱處理將過量氧含括於該氧化物半導體中時，經常產生的氧缺乏可用過量氧加以補償。該過量氧為主要存在於晶格間的氧。當過量氧的濃度被設定至高於或等於1×1016/cm3且低於或等於2×1020/cm3時，過量氧可被含括於該氧化物半導體中而沒有產生結晶扭曲(crystal distortion)或相似者。
    當熱處理被實施使得該氧化物半導體的至少一部份包括結晶時，較穩定的氧化物半導體膜可被獲得。例如，當氧化物半導體膜(其以使用具有In：Sn：Zn=1：1：1組成比的靶材之濺鍍在沒有刻意加熱基板的情況下所形成)藉由X光繞射(XRD)加以分析時，暈圖型(halo pattern)被觀察到。形成的氧化物半導體膜可藉由受到熱處理來加以結晶化。熱處理的溫度可被適當地設定；當該熱處理例如在650℃下加以實施時，可在X光繞射分析中觀察到清晰的繞射峰。
    進行In-Sn-Zn-O膜的XRD分析。該XRD分析藉由使用Bruker AXS所製造的X光繞射儀D8 ADVANCE加以進行，且測量是藉由平面外(out-of-plane)法加以實施。
    採樣A及採樣B被備製且對該等採樣實施該XRD分析。用以製造採樣A及採樣B的方法將加以描述於下。
    具有100 nm厚度的In-Sn-Zn-O膜被形成於已經受到脫氫處理的石英基板之上。
    該In-Sn-Zn-O膜以具有100 W(DC)功率的濺鍍設備於氧氣氛圍中加以形成。其中In：Sn：Zn=1：1：1[原子比]的In-Sn-Zn-O靶材被用來作為靶材。注意到膜形成中的基板加熱溫度被設定在200℃。以此方式所製造的採樣被用來作為採樣A。
    其次，藉由類似於採樣A的方法所製造的採樣受到在650℃的熱處理。作為該熱處理，在氮氣氛圍中的熱處理首先被實施一小時且在氧氣氛圍中的熱處理在沒有降低該溫度的情況下進一步實施一小時。以此方式所製造的採樣被用來作為採樣B。
    第29圖顯示採樣A及採樣B的XRD光譜。在採樣A中沒有觀察到來自於結晶的峰值，而在採樣B中當2θ為約35度且在37度至38度時觀察到來自於結晶的峰值。
    如以上加以描述，藉由在沈積氧化物半導體(包括In、Sn、及Zn作為主成分)的期間刻意加熱基板及/或藉由在該沈積以後實施熱處理，電晶體的特性可被改善。
    這些基板加熱以及熱處理具有防止氫、羥基、水、及相似者(其對氧化物半導體而言為不利的雜質)被含括於該膜中的效果或者從該膜移除氫、羥基、水、及相似者的效果。那就是，氧化物半導體可藉由從該氧化物半導體移除氫(當作施體雜質)來加以高度純化，藉此常關型電晶體可被獲得。氧化物半導體的高度純化使該電晶體的斷路狀態電流能夠為1 aA/μm或更低。此處，該斷路狀態電流的單位代表每微米通道寬度的電流。
    第30圖顯示電晶體的斷路狀態電流與測量的基板溫度(絕對溫度)之倒數間的關係。此處，為了簡明，水平軸代表將測量的基板溫度之倒數乘以1000所獲得的值(1000/T)。
    具體而言，如第30圖中所示，當基板溫度為125℃及85℃時，斷路狀態電流分別為0.1 aA/μm(1×10-19 A/μm)或更小以及10 zA/μm(1×10-20 A/μm)或更小。斷路狀態電流的對數與該溫度的倒數間的正比關係表示在室溫(27℃)的斷路狀態電流為0.1 zA/μm(1×10-22 A/μm)或更小。因此，斷路狀態電流可在125℃、85℃、及室溫下分別為1 aA/μm(1×10-18 A/μm)或更小、100 zA/μm(1×10-19 A/μm)或更小、及1 zA/μm(1×10-21 A/μm)或更小。
    注意到為了防止氫、水、及相似者在膜形成期間被含括於氧化物半導體膜中，較佳的是藉由充分抑制從沈積室外側的洩漏以及經由該沈積室內壁的脫氣來增加濺鍍氣體的純度。例如，具有-70℃或更低的露點之氣體較佳被用來作為濺鍍氣體以便防止水被含括於該膜中。此外，較佳的是使用被高度純化以免含括雜質(諸如氫、水、及相似者)的靶材。儘管可能藉由熱處理從氧化物半導體(包括In、Sn、及Zn作為主成分)的膜移除水，較佳形成原本不含括水的膜，因為水在比包括In、Ga、及Zn作為主成分的氧化物半導體更高的溫度下從包括In、Sn、及Zn作為主成分的氧化物半導體釋出。
    採樣B(在形成氧化物半導體膜以後對該採樣實施650℃的熱處理)的電晶體之基板溫度與電特性間的關係被評估。
    用於該測量的電晶體具有3 μm的通道長度L、10 μm的通道寬度W、0 μm的L ov、及0 μm的dW。注意到V ds被設定至10 V。注意到基板溫度為-40℃、-25℃、25℃、75℃、125℃、及150℃。此處，在該電晶體中，閘極電極與一對電極的一者重疊之部分的寬度被稱為L ov，且該對電極與氧化物半導體膜不重疊之部分的寬度被稱為dW。
    第31圖顯示I ds(實線)及場效遷移率(虛線)的V gs依存性。第32A圖顯示臨限電壓與基板溫度間的關係，第32B圖顯示場效遷移率與基板溫度間的關係。
    從第32A圖，發現到臨限電壓隨著基板溫度增加而變低。注意到臨限電壓在從-40℃至150℃的範圍中從1.09 V減少至-0.23 V。
    從第32B圖，發現到場效遷移率隨著基板溫度增加而變低。注意到場效遷移率在從-40℃至150℃的範圍中從36 cm2/Vs減少至32 cm2/Vs。因此，發現到電特性的變化在以上溫度範圍中很小。
    在其中此種氧化物半導體(包括In、Sn、及Zn作為主成分)被用來作為通道形成區的電晶體中，30 cm2/Vs或更高、較佳40 cm2/Vs或更高、更佳60 cm2/Vs或更高的場效遷移率可被獲得而斷路狀態電流維持在1 aA/μm或更低，這可達成LSI所需要的導通狀態電流。例如，在L/W為33 nm/40 nm的FET中，當閘極電壓為2.7 V且汲極電壓為1.0 V時12 μA或更高的導通狀態電流可以流動。此外，在電晶體的操作所需要的溫度範圍中可確保充足的電特性。藉由此種特性，具有新穎功能的積體電路可被獲得而沒有減少操作速度，即使當包括氧化物半導體的電晶體也被設置於使用矽半導體所形成的積體電路中時。
    此實例可用與任何以上實施例適當組合的方式加以實施。
    此申請案係根據2011年5月20日向日本專利局所申請的日本專利申請案序號2011-113968，其整個內容以引用方式併入本文中。
    100‧‧‧記憶體元件
    101‧‧‧第一電晶體
    102‧‧‧第二電晶體
    103‧‧‧第三電晶體
    104‧‧‧第四電晶體
    105‧‧‧第五電晶體
    106‧‧‧第六電晶體
    107‧‧‧第七電晶體
    108‧‧‧第八電晶體
    109‧‧‧位準移位器
    110‧‧‧記憶體元件
    111‧‧‧第一電晶體
    112‧‧‧第二電晶體
    113‧‧‧第三電晶體
    114‧‧‧第四電晶體
    115‧‧‧第五電晶體
    116‧‧‧第六電晶體
    117‧‧‧第七電晶體
    118‧‧‧第八電晶體
    119‧‧‧第九電晶體
    120‧‧‧第十電晶體
    129‧‧‧位準移位器
    151‧‧‧記憶體晶胞陣列
    152‧‧‧行解碼器
    153‧‧‧列解碼器
    155‧‧‧記憶體晶胞
    157‧‧‧記憶體元件
    159‧‧‧第一切換器
    161‧‧‧第二切換器
    181‧‧‧記憶體晶胞陣列
    165‧‧‧記憶體晶胞
    167‧‧‧記憶體元件
    169‧‧‧第一切換器
    170‧‧‧第三切換器
    171‧‧‧第二切換器
    172‧‧‧第四切換器
    181‧‧‧記憶體晶胞陣列
    201‧‧‧n型半導體基板
    203‧‧‧元件隔離區
    205‧‧‧p井區
    207、208‧‧‧閘極絕緣膜
    209、210‧‧‧閘極電極
    211a、211b‧‧‧n型雜質區
    213a、213b‧‧‧p型雜質區
    215、217‧‧‧絕緣膜
    219a、219b、219c、219d‧‧‧接觸插塞
    221a、221b、221c、221d、221e‧‧‧絕緣膜
    223a、223b、223c‧‧‧佈線
    225‧‧‧絕緣膜
    227‧‧‧氧化物半導體膜
    228‧‧‧氧化物半導體膜
    229‧‧‧氧化物半導體膜
    231‧‧‧絕緣膜
    233‧‧‧閘極電極
    235‧‧‧氧化物半導體膜
    235a‧‧‧第一區
    235b、235c‧‧‧第二區
    237‧‧‧側壁絕緣膜
    239‧‧‧閘極絕緣膜
    241a、241b‧‧‧電極
    243‧‧‧絕緣膜
    245‧‧‧絕緣膜
    249‧‧‧佈線
    1101‧‧‧基底絕緣膜
    1102‧‧‧嵌入式絕緣體
    1103a‧‧‧n型雜質半導體區
    1103b‧‧‧本質半導體區
    1103c‧‧‧n型雜質半導體區
    1104‧‧‧閘極絕緣膜
    1105‧‧‧閘極電極
    1106a‧‧‧側壁絕緣膜
    1106b‧‧‧側壁絕緣膜
    1107‧‧‧絕緣體
    1108a‧‧‧源極電極
    1108b‧‧‧汲極電極
    第1圖為顯示了依據本發明一個實施例之記憶體元件的方塊圖。
    第2圖為顯示了依據本發明一個實施例之記憶體元件的電路圖。
    第3圖為顯示了依據本發明一個實施例之記憶體元件的電路圖。
    第4圖為顯示了依據本發明一個實施例之記憶體元件的操作之時序圖。
    第5圖為顯示了依據本發明一個實施例之記憶體元件的操作之電路圖。
    第6圖為顯示了依據本發明一個實施例之記憶體元件的操作之電路圖。
    第7圖為顯示了依據本發明一個實施例之記憶體元件的操作之電路圖。
    第8圖為顯示了依據本發明一個實施例之記憶體元件的操作之電路圖。
    第9圖為顯示了依據本發明一個實施例之記憶體元件的操作之電路圖。
    第10圖為顯示了依據本發明一個實施例之記憶體元件的操作之電路圖。
    第11圖為顯示了依據本發明一個實施例之記憶體裝置的圖式。
    第12圖為顯示了依據本發明一個實施例之記憶體裝置的圖式。
    第13A至13D圖為示出一種用以製造依據本發明一個實施例之記憶體裝置的方法之剖面圖。
    第14A至14C圖為示出一種用以製造依據本發明一個實施例之記憶體裝置的方法之剖面圖。
    第15A至15C圖為示出一種用以製造依據本發明一個實施例之記憶體裝置的方法之剖面圖。
    第16A及16B圖為示出一種用以製造依據本發明一個實施例之記憶體裝置的方法之剖面圖。
    第17A至17E圖為各示出了依據本發明一個實施例之氧化物材料的結晶結構之圖式。
    第18A至18C圖為示出了依據本發明一個實施例之氧化物材料的結晶結構之圖式。
    第19A至19C圖為示出了依據本發明一個實施例之氧化物材料的結晶結構之圖式。
    第20A及20B圖為各示出了依據本發明一個實施例之氧化物材料的結晶結構之圖式。
    第21圖顯示藉由計算所獲得之場效遷移率的閘極電壓依存性。
    第22A至22C圖各顯示藉由計算所獲得之汲極電流及場效遷移率的閘極電壓依存性。
    第23A至23C圖各顯示藉由計算所獲得之汲極電流及場效遷移率的閘極電壓依存性。
    第24A至24C圖各顯示藉由計算所獲得之汲極電流及場效遷移率的閘極電壓依存性。
    第25A及25B圖各示出被用於計算的電晶體之剖面結構。
    第26A至26C圖各顯示在包括氧化物半導體膜的電晶體中的汲極電流及場效遷移率之閘極電壓依存性。
    第27A及27B圖為各顯示在BT應力測試被實施以後採樣1的電晶體之汲極電流的曲線圖。
    第28A及28B圖為各顯示在BT應力測試被實施以後採樣2的電晶體之汲極電流的曲線圖。
    第29圖為顯示採樣A及採樣B的XRD光譜之曲線圖。
    第30圖為顯示電晶體的斷路狀態電流與測量的基板溫度間的關係之曲線圖。
    第31圖為顯示汲極電流及場效遷移率的閘極電壓依存性之曲線圖。
    第32A圖為顯示臨限電壓與基板溫度間的關係之曲線圖且第32B圖為顯示場效遷移率與基板溫度間的關係之曲線圖。
    100‧‧‧記憶體元件
    101‧‧‧第一電晶體
    102‧‧‧第二電晶體
    103‧‧‧第三電晶體
    104‧‧‧第四電晶體
    105‧‧‧第五電晶體
    106‧‧‧第六電晶體
    107‧‧‧第七電晶體
    108‧‧‧第八電晶體
    109‧‧‧位準移位器
    权利要求:
    Claims (20)
    [1] 一種記憶體裝置，包含：位準移位器，包含：第一輸入端；第二輸入端；第一輸出端，配置成輸出第一信號；及第二輸出端，配置成輸出該第一信號的反相信號；第一緩衝器，包含：第三輸入端，電連接至該第一輸出端；第四輸入端，電連接至該第二輸出端；及第三輸出端，電連接至該第二輸入端；及第二緩衝器，包含：第五輸入端，電連接至該第二輸出端；第六輸入端，電連接至該第一輸出端；及第四輸出端，電連接至該第一輸入端，其中該第一緩衝器的第三輸出端與該位準移位器的第一輸入端被連接的第一節點係配置成保持第一資料，且其中該第二緩衝器的第四輸出端與該位準移位器的第二輸入端被連接的第二節點係配置成保持第二資料。
    [2] 如申請專利範圍第1項之記憶體裝置，其中該第一緩衝器及該第二緩衝器各者包含二個在其各者中通道區被形成於氧化物半導體膜中的電晶體。
    [3] 如申請專利範圍第1項之記憶體裝置，其中該第一資料為該第二資料的反相資料。
    [4] 一種半導體裝置，包含如申請專利範圍第1項之記憶體裝置。
    [5] 如申請專利範圍第4項之半導體裝置，進一步包含外部裝置，其中該第一輸入端係配置成從該外部裝置輸入第一輸入信號且輸出第一輸出信號至該外部裝置，且其中該第二輸入端係配置成從該外部裝置輸入第二輸入信號且輸出第二輸出信號至該外部裝置。
    [6] 如申請專利範圍第5項之半導體裝置，其中該外部裝置係配置成在同時輸出該第一輸入信號及該第二輸入信號至該位準移位器，且其中該位準移位器係配置成在同時輸出該第一輸出信號及該第二輸出信號至該外部裝置。
    [7] 一種記憶體裝置，包含：第一緩衝器，包含第一電晶體及第二電晶體；第二緩衝器，包含第三電晶體及第四電晶體；位準移位器，包含第五電晶體、第六電晶體、第七電晶體、及第八電晶體；第一節點，此處該第六電晶體的閘極被連接至該第三電晶體的源極與汲極的一者且被連接至該第四電晶體的源極與汲極的一者；及第二節點，此處該第八電晶體的閘極被連接至該第一電晶體的源極與汲極的一者且被連接至該第二電晶體的源極與汲極的一者，其中該第一電晶體的閘極、該第四電晶體的閘極、該第七電晶體的閘極、該第五電晶體的源極與汲極的一者、及該第六電晶體的源極與汲極的一者係連接至該位準移位器的第一輸入端，其中該第二電晶體的閘極、該第三電晶體的閘極、該第五電晶體的閘極、該第七電晶體的源極與汲極的一者、及該第八電晶體的源極與汲極的一者係連接至該位準移位器的第二輸入端，其中該第一節點係配置成保持第一資料，且其中該第二節點係配置成保持第二資料。
    [8] 如申請專利範圍第7項之記憶體裝置，其中該第一電晶體至該第四電晶體的各者為其中通道區被形成於氧化物半導體膜中的電晶體，其中該第五電晶體及該第七電晶體具有第一導電性型，且其中該第六電晶體及該第八電晶體具有與該第一導電性型相反的第二導電性型。
    [9] 如申請專利範圍第7項之記憶體裝置，其中該第一電晶體、該第三電晶體、該第五電晶體、及該第七電晶體各者的源極與汲極的另一者係連接至用以供應高電源供應電位的佈線，且其中該第二電晶體、該第四電晶體、該第六電晶體、及該第八電晶體各者的源極與汲極的另一者係連接至用以供應低電源供應電位的佈線。
    [10] 如申請專利範圍第7項之記憶體裝置，其中該第一資料為該第二資料的反相資料。
    [11] 一種半導體裝置，包含如申請專利範圍第7項之記憶體裝置。
    [12] 如申請專利範圍第11項之半導體裝置，進一步包含外部裝置，其中該第一輸入端係配置成從該外部裝置輸入第一輸入信號且輸出第一輸出信號至該外部裝置，且其中該第二輸入端係配置成從該外部裝置輸入第二輸入信號且輸出第二輸出信號至該外部裝置。
    [13] 如申請專利範圍第12項之半導體裝置，其中該外部裝置係配置成在同時輸出該第一輸入信號及該第二輸入信號至該位準移位器，且其中該位準移位器係配置成在同時輸出該第一輸出信號及該第二輸出信號至該外部裝置。
    [14] 一種記憶體裝置，包含：第一緩衝器，包含第一電晶體及第二電晶體；第二緩衝器，包含第三電晶體及第四電晶體；位準移位器，包含第五電晶體、第六電晶體、第七電晶體、第八電晶體、第九電晶體、及第十電晶體；第一節點，此處該第六電晶體的閘極及該第七電晶體的閘極被連接至該第三電晶體的源極與汲極的一者及該第四電晶體的源極與汲極的一者；及第二節點，此處該第九電晶體的閘極及該第十電晶體的閘極被連接至該第一電晶體的源極與汲極的一者及該第二電晶體的源極與汲極的一者，其中該第一電晶體的閘極、該第四電晶體的閘極、該第八電晶體的閘極、該第六電晶體的源極與汲極的一者、及該第七電晶體的源極與汲極的一者係連接至該位準移位器的第一輸入端，其中該第二電晶體的閘極、該第三電晶體的閘極、該第五電晶體的閘極、該第九電晶體的源極與汲極的一者、及該第十電晶體的源極與汲極的一者係連接至該位準移位器的第二輸入端，其中該第一節點係配置成保持第一資料，且其中該第二節點係配置成保持第二資料。
    [15] 如申請專利範圍第14項之記憶體裝置，其中該第一電晶體至該第四電晶體的各者為其中通道區被形成於氧化物半導體膜中的電晶體，其中該第五電晶體、該第六電晶體、該第八電晶體、及該第九電晶體具有第一導電性型，且其中該第七電晶體及該第十電晶體具有與該第一導電性型相反的第二導電性型。
    [16] 如申請專利範圍第14項之記憶體裝置，其中該第一電晶體、該第三電晶體、該第五電晶體、及該第八電晶體各者的源極與汲極的另一者係連接至用以供應高電源供應電位的佈線，且其中該第二電晶體、該第四電晶體、該第七電晶體、及該第十電晶體各者的源極與汲極的另一者係連接至用以供應低電源供應電位的佈線。
    [17] 如申請專利範圍第14項之記憶體裝置，其中該第一資料為該第二資料的反相資料。
    [18] 一種半導體裝置，包含如申請專利範圍第14項之記憶體裝置。
    [19] 如申請專利範圍第18項之半導體裝置，進一步包含外部裝置，其中該第一輸入端係配置成從該外部裝置輸入第一輸入信號且輸出第一輸出信號至該外部裝置，且其中該第二輸入端係配置成從該外部裝置輸入第二輸入信號且輸出第二輸出信號至該外部裝置。
    [20] 如申請專利範圍第19項之半導體裝置，其中該外部裝置係配置成在同時輸出該第一輸入信號及該第二輸入信號至該位準移位器，且其中該位準移位器係配置成在同時輸出該第一輸出信號及該第二輸出信號至該外部裝置。
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    法律状态:
    2021-11-11| MM4A| Annulment or lapse of patent due to non-payment of fees|
    优先权:
    申请号 | 申请日 | 专利标题
    JP2011113968||2011-05-20||
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